JA
Guest
Fri Sep 15, 2006 12:45 pm
John Smith:
znowu pierwsza odpowiedz poszla 'w powietrze';
Quote:
Tym bardziej, że podłączam do SDK w którym jakiś
natchniony projektant wyprowadził szynę danych,
adresową i sterującą na jedno złącze i jedynie
CLK na drugie odległe o 3 cale.
sporo, 10cm;
Quote:
jak wygodnie przesunąć zegar w fazie?
w fpga to latwe, ale na pcb ?
chyba tylko ciac sciezke clk i dodawac bramki;
ew. zamiast bramek pll z regulowanym przesunieciem
fazy;
ew. sa linie opozniajace, jedna wchodzi, osiem
wyjsc opoznionych co kilka ns;
Quote:
Skorzystam. Temat drgnie już nawet dziś.
jesli juz, to warto chyba napisac jakis prymitywny
emulator sdram, zeby wysylac jakies dane do sterownika
i porownac z tym, co doszlo do dsp;
napisalem nawet taki, ale ze 2 lata temu, watpie, czy
go jeszcze gdzie odnajde;
osobiscie sadze, ze rozwiazanie altery jest nieco lepsze
niz xilinx-a, jesli masz dostep do obu;
Quote:
moglbys przyjac, ze zapytasz grope, albo google
A z TI się jeszcze wstrzymuję. Po pierwsze mają bardzo dużą
bezwładność,
nie wiem jak jest akurat z it, ale tak czesto bywa;
ale - zadzwon nie pisz maila, moze problem jest juz
dawno rozwiazany i dostaniesz odpowiedz w 5 minut,
a jak nie, to Cie zakolejkuja i odpowiedza w chwili,
jak uznasz, ze sie poddajesz :)
Quote:
Na końcówce adresu A1 (A3 DSP) jest dodatkowy
sygnał jedynki, czego się nie spodziewałem.
znow zle rozumiem ?
bity adresowe pamieci powinny byc wszystkie aktywne,
od A0;
to sterownik moze przesunac o 2 pozycje adres od dsp
jesli dostep jest 32 bitowy;
wiec z dsp adres pewnie wyglada tak An - A2,0,0
i to powinno byc 'zmapowane' przez kontroler
na adres pamieci:
... A3_dsp -> A1_sdram, A2_dsp -> A0_sdram
JA
--
Wysłano z serwisu OnetNiusy:
http://niusy.onet.pl