Szczegółowy opis działania pamięci SDRAM (SDR) dla projektów konstrukcyjnych

Wed Sep 13, 2006 2:55 pm   

to moze masz zwarty

ginełaby nieparzysta/parzysta wartość. Tymaczasem nic takiego się nie
dzieje. _Wszystkie_ wartości są dostęne, ale z przesunięciem.


jest jasne, to na miare swoich mozliwości, chętnie wyjaśnię. Zwłaszcza,
że może doprowadzić do rozwiązania zagadki.

Pozdrawiam,
K

Wed Sep 13, 2006 2:56 pm   

na razie koniec, moze jeszcze w drodze do domu
mi przyjdzie do glowy, to odpisze jutro;

JA


--
Wysłano z serwisu OnetNiusy: http://niusy.onet.pl

Wed Sep 13, 2006 2:57 pm   

zgadza sie, ale cos podobnego dostalem, jak zle ustawilem RAS czy CAS
latency, stad moja sugestia

Wed Sep 13, 2006 3:29 pm   

Newsuser "John Smith" wrote:

6 rozdział to, ten właśnie rozdział.
Tu masz bardziej szczegółowy spis treści:
http://www.amazon.com/gp/reader/0471986100/ref=sib_dp_top_toc/104-4541865-6235930?ie=UTF8&p=S008#reader-link
Uwaga! Polskie wydanie jest starsze i spis różni się nieco od tego pod
linkiem (np. w polskim wydaniu, przynajmniej tym, które posiadam, nie ma nic
o DDR SDRAM).

pzdr
mk

Wed Sep 13, 2006 7:05 pm   

John Smith:


wpisz w jednej sekwencji:

adres dana
0x0 0x0
0x1 0x10001
0x2 0x20002
....
0xf 0xf000f

a potem odczytaj obszar od 0x0 do 0xf
[i napisz co wyszlo ]

JA




--
Wysłano z serwisu OnetNiusy: http://niusy.onet.pl

Wed Sep 13, 2006 8:41 pm   

Na tę chwilę mam podłączoną tylko młodszą połówkę D0-D15.
Po wpisaniu
adres dana
0x00000000 0x00000000
0x00000004 0x00000004
0x00000008 0x00000008
....
0x00000010 0x00000010

gdzie słowo jest czterobajtowe
otrzymuję (dla CAS=3 ECLKOUT)
0x00000000 0x000000EC - wartość taka sama jak z pustego adresu
0x00000004 0x00000000
0x00000008 0x00000004
0x0000000C 0x00000008
0x00000010 0x0000000C
0x00000014 0x00000010
itd. przez całą pamięć

Dziś siedzę już za długo i mam zwidy. Dla CAS=2 napiszę jutro. Coś
jeszcze dziwniejszego wychodzi.
K.

Wed Sep 13, 2006 10:12 pm   

John Smith:


no wlasnie, o tym za chwile;


chcialem tak:
0x00000004 0x00040004
by zobaczyc, gdzie laduje gorna polowka,
choc moze - by sie dalo rozroznic polowki
lepiej by bylo: 0x40000004

wydaje mi sie, ale to tylko moje gdybanie,
za na skutek zlego wpisania rejestrow sterujacych
w kontrolerze sytuacja wyglada tak:

piszesz dana 0xaaaabbbb, masz 16 bitowa pamiec, wiec
kontroler uklada dane tak:

xxxx adres pamieci N
bbbb N+1

ew. cos podobnego przy czytaniu, albo oba efekty
naraz;

na razie wiecej wywrozyc nie umiem;

JA

--
Wysłano z serwisu OnetNiusy: http://niusy.onet.pl

Thu Sep 14, 2006 7:59 am   

JA wrote:


To akurat nie problem. Pamięć o której dyskutujemy jest już drugim
projektem. W pierwszym nie dbałem o połączenia, dając pole do popisu
autorouterowi. Efektem było niestabilne działanie.
Po poprawieniu ścieżek (choć nie sa identycznej długości), pamięć działa
stabilnie.
Po włożeniu w gniazdo starej, i wpisaniu 0x01234567 mam taką wartość
tyle, że w komórce N+1.
Nie lutuję jeszcze starszej połowy, gdyż szyna adresowa i sterująca jest
podłączona równolegle co pogorszy dynamikę. Jest ok. 5pF na wejście.

Inni też mają podobne problemy z SDRAM:
http://www.dsprelated.com/groups/c6x/show/2419.php
choć jeszcze nie dokopałem się jak je rozwiązali.

Dzięki za zainteresowanie. Ja muszę kopać problem do skutku.
Pozdrawiam,
K.

Thu Sep 14, 2006 8:32 am   

poczytalem, dziwne ludzie maja pomysly, by podlaczac SDRAM przez FPGA -
spore opoznienia przeciez beda i sie moze nei wyrabiac.
jakby co, to mam DSK TI 6711 z pamieciami Microna, moge podejrzec w zrodlach
(o ile gdzies wogle sa w postaci jawnej) jak jest konfigurowana..
sprawdzales ustawienia latency zarowno w pamieci, jak i w kontrolerze?
dobrze wyliczyles ich wartosc dla konkretnej pamieci?

Thu Sep 14, 2006 9:27 am   

Newsuser "JA" wrote:

Ależ dlaczego nie mogła by być taka regularność?
Takie właśnie zachowanie miało by miejsce przy różnicy jednego taktu między
CAS latency w kontrolerze i pamięci.
Chyba, że czegoś ja nie rozumiem...

Jedynie na co można jeszcze zwrócić uwagę to, to iż, jeśli pamięć jest
taktowana zegarem bliskim maksymalnemu, to zmniejszenie CAS latency w
pamięci może spowodować, że pamięć nie będzie zdolna podać danych tak szybko
(szczegółowe dane jakie ustawienia CAS latency są możliwe dla jakich zegarów
powinny być podane w nocie aplikacyjnej).

pzdr
mk

Thu Sep 14, 2006 9:38 am   

czyli gorne 16 bitow idzie w powietrze ?
zle zrozumialem, myslalem ze kontroler
musi rozlozyc 32 bity na 2 x 16 i tu robi
sie blad;


z jakim zegarem to chodzi ?
na potrzeby testu, nie mozna zejsc z czestotliwoscia
do jakichs 50 MHz ?

przy okazji - uzycie fpga samo w sobie moze
i glupie, ale do uruchamiania daje calkiem dobry
analizator logiczny;
nie masz pod reka jakiejs altery, ktora moznaby
wlozyc zamiast pamieci i uzyc jej do monitorowania
sygnalow ?



a ti nie ma supportu ?
powinni wiedziec, skoro to problem szerzej znany;


jak sie dokopiesz, to napisz w czym jest problem;

JA



--
Wysłano z serwisu OnetNiusy: http://niusy.onet.pl

Thu Sep 14, 2006 6:24 pm   

Greg(G.Kasprowicz) wrote:

Myślę, że przeliczyłem dobrze. Próbowałem też "metodą małpy".
Na DSK C6713 jest już SDRAM i na niej też wykonałem masę prób.
Dzisiaj próbuję dalej. Są nowe pomysły które trzeba sprawdzić.
K.

Thu Sep 14, 2006 6:36 pm   

Sorry, że tak późno odpowiadam. Taki dziś był dzień.



W nowej tylko jedna, z miejscem na drugą.


Efekt stabilny i ten sam.



Ale jeszcze ChipScope nie próbowałem. Warto popróbować?





K.

Fri Sep 15, 2006 7:17 am   

John Smith:

wcielo pierwsza odpowiedz, z gory przpraszam,
jesli ukaza sie dwie;


jesli z powodu routingu zegar jest spozniony
nawet o ulamek ns, to i przy 10Hz bedzie blad,
wiec warto sprawdzic oscyloskopem;



moim zdaniem tak, o ile to nie wymaga zakupu
kosci, software i miesiecznych studiow;
fpga daje ci calkiem niezly analizator logiczny,
dzieki ktoremu mozesz obejrzec krok po kroku
aktywnosc na polaczeniach kontroler-pamiec;
w Twoim wypadku warto wygenerowac w fpga pll,
ktora podniesie zegar 4 razy i tym zegarem
pedzic chopscope;
idealem byloby skompilowac kontroler w fpga,
ale ti pewnie nie daje rtl;
ja pracuje a altera, z xilinxem mam malutkie
doswiadczenie;



moim zdaniem troche bez sensu, rownie dobrze
moglbys przyjac, ze zapytasz grope, albo google
dopiero jak sie poddasz;
chyba wywalono by mnie z roboty z takim nastawieniem;

JA



--
Wysłano z serwisu OnetNiusy: http://niusy.onet.pl

Fri Sep 15, 2006 8:25 am   

do SDK w którym jakiś natchniony projektant wyprowadził szynę danych,
adresową i sterującą na jedno złącze i jedynie CLK na drugie odległe
o 3 cale. Przyczyna routingu może więc leżeć po stronie SDK a nie mojej.
Całość sygnałów jest buforowana przez SN74LVTH16245A. Zegar może mieć
znaczenie! I tutaj pytanie, jak wygodnie przesunąć zegar w fazie?
Przy pomocy RC bym nie chciał bo uzależni to konstrukcję od konkretnej
częstotliwości.








A z TI się jeszcze wstrzymuję. Po pierwsze mają bardzo dużą
bezwładność, po drugie to ich procesor ale nie ich płytka.
W praktyce upływają dni lub tygodnie zanim coś konkretnego się
od nich uzyska. Po prostu zapracowani. Problemy płyną z całego świata.


Kolega doradził mi skupienie się na adresie 0, ten do którego nie mogę
nic zapisać (lub odczytać, to się okaże). Niestety (?!) ponownie
potwierdziłem, że sygnały są ładne, prostokątne jak na cyfrówke
oczywiście. Bez żadnej histerezy która mogłaby powodować dodatkowe
przełączenia. Na końcówce adresu A1 (A3 DSP) jest dodatkowy sygnał
jedynki, czego się nie spodziewałem. W tej chwili jeszcze sprawdzę
soft na poziomie asemblera (na poziomie C jest poprawny).
Jedynka też może wynikać z komend wysyłanych do SDRAM. Też wymaga
sprawdzenia.
Dzięki za dotychczasową pomoc,
K.