Jak znaleźć przyczyny przegrzewania procesora NXP Cortex M4 i SDRAM?

Użytkownik "Pszemol" napisał w wiadomości grup
Procek jest błędnie ustawiony aby myślał, że ma tylko jedną
kostkę flash, i odczyt 32-bitowego słowa robi na dwa takty:
najpierw wystawia "dolny" adres, OE, CE i odczytuje dolną
połówkę danych, potem, niezmieniając stanu OE i CE inkrementuje
adres i odczytuje górną połówkę danych na liniach D0..D15.

Jestes pewien, ze bez zmiany CE, OE ? Nie ma dwoch impulsow
Nie ma potrzeby dwu impulsów przy czytaniu pamięci flash.
Niby nie ma, ale procek z natury moze chciec wystawic dwa impulsy
RD.
tu RD nie ma, to moze inne ..

Zerknij tu: https://www.nxp.com/docs/en/data-sheet/LPC408X_7X.pdf
Fig 21. External static memory burst read cycle

"J.F." <jfox_xnospamx@poczta.onet.pl> wrote in message
news:5b2b5c6e$0$594$65785112@news.neostrada.pl...
Użytkownik "Pszemol"  napisał w wiadomości grup
dyskusyjnych:pge5uv$85h$1@dont-email.me...
"J.F." <jfox_xnospamx@poczta.onet.pl> wrote in message
Procek jest błędnie ustawiony aby myślał, że ma tylko jedną
kostkę flash, i odczyt 32-bitowego słowa robi na dwa takty:
najpierw wystawia "dolny" adres, OE, CE i odczytuje dolną
połówkę danych, potem, niezmieniając stanu OE i CE inkrementuje
adres i odczytuje górną połówkę danych na liniach D0..D15.

Jestes pewien, ze bez zmiany CE, OE ? Nie ma dwoch impulsow

Nie ma potrzeby dwu impulsów przy czytaniu pamięci flash.

Niby nie ma, ale procek z natury moze chciec wystawic dwa impulsy RD.
tu RD nie ma, to moze inne ..

Zerknij tu: https://www.nxp.com/docs/en/data-sheet/LPC408X_7X.pdf
Fig 21. External static memory burst read cycle


I chodzą Ci te pamięci w tym burst cyklu? bo normalnie adres do ramu

Użytkownik "Pszemol" napisał w wiadomości grup
Procek jest błędnie ustawiony aby myślał, że ma tylko jedną
kostkę flash, i odczyt 32-bitowego słowa robi na dwa takty:
najpierw wystawia "dolny" adres, OE, CE i odczytuje dolną
połówkę danych, potem, niezmieniając stanu OE i CE inkrementuje
adres i odczytuje górną połówkę danych na liniach D0..D15.

Zerknij tu: https://www.nxp.com/docs/en/data-sheet/LPC408X_7X.pdf
Fig 21. External static memory burst read cycle

Nieprzyjemne ... choc w sumie - przy prawdziwych pamieciach niby
nie
przeszkadza.
Czemu nieprzyjemnie??

A nowoczesne flashe nie maja jakis bitow korekcyjnych ?
W sensie, ze pamietaja wiecej bitow w matrycy, a potem koryguja
pojedyncze przeklamania jesli sie zdarza ?
Choc niby i to mozna asynchronicznie zrobic ...

Te nie mają zadnych bitów korekcyjnych.

W dniu 2018-06-22 o 04:52, Pszemol pisze:
"J.F." <jfox_xnospamx@poczta.onet.pl> wrote in message
news:5b2b5c6e$0$594$65785112@news.neostrada.pl...
Użytkownik "Pszemol"  napisał w wiadomości grup
dyskusyjnych:pge5uv$85h$1@dont-email.me...
"J.F." <jfox_xnospamx@poczta.onet.pl> wrote in message
Procek jest błędnie ustawiony aby myślał, że ma tylko jedną
kostkę flash, i odczyt 32-bitowego słowa robi na dwa takty:
najpierw wystawia "dolny" adres, OE, CE i odczytuje dolną
połówkę danych, potem, niezmieniając stanu OE i CE inkrementuje
adres i odczytuje górną połówkę danych na liniach D0..D15.

Jestes pewien, ze bez zmiany CE, OE ? Nie ma dwoch impulsow

Nie ma potrzeby dwu impulsów przy czytaniu pamięci flash.

Niby nie ma, ale procek z natury moze chciec wystawic dwa impulsy RD.
tu RD nie ma, to moze inne ..

Zerknij tu: https://www.nxp.com/docs/en/data-sheet/LPC408X_7X.pdf
Fig 21. External static memory burst read cycle


I chodzą Ci te pamięci w tym burst cyklu? bo normalnie adres do ramu
jest wpisywany
np ce, a tutaj nie ma wpisu, pamięć na bieżąco (po czasie dostępu) musi
udostepniać to co się pojawia na adresie, więc nie mogą to być zwykłe ramy.

Użytkownik "Pszemol" napisał w wiadomości grup
dyskusyjnych:pghob5$f5o$1@dont-email.me...
"J.F." <jfox_xnospamx@poczta.onet.pl> wrote in message
Użytkownik "Pszemol" napisał w wiadomości grup
Procek jest błędnie ustawiony aby myślał, że ma tylko jedną
kostkę flash, i odczyt 32-bitowego słowa robi na dwa takty:
najpierw wystawia "dolny" adres, OE, CE i odczytuje dolną
połówkę danych, potem, niezmieniając stanu OE i CE inkrementuje
adres i odczytuje górną połówkę danych na liniach D0..D15.

Jestes pewien, ze bez zmiany CE, OE ? Nie ma dwoch impulsow
Nie ma potrzeby dwu impulsów przy czytaniu pamięci flash.
Niby nie ma, ale procek z natury moze chciec wystawic dwa impulsy
RD.
tu RD nie ma, to moze inne ..

Zerknij tu: https://www.nxp.com/docs/en/data-sheet/LPC408X_7X.pdf
Fig 21. External static memory burst read cycle

Nieprzyjemne ... choc w sumie - przy prawdziwych pamieciach niby nie
przeszkadza.

A nowoczesne flashe nie maja jakis bitow korekcyjnych ?
W sensie, ze pamietaja wiecej bitow w matrycy, a potem koryguja
pojedyncze przeklamania jesli sie zdarza ?

Choc niby i to mozna asynchronicznie zrobic ...

Janusz <janusz_kk@o2.pl> wrote:
W dniu 2018-06-22 o 04:52, Pszemol pisze:
"J.F." <jfox_xnospamx@poczta.onet.pl> wrote in message
news:5b2b5c6e$0$594$65785112@news.neostrada.pl...
Użytkownik "Pszemol"  napisał w wiadomości grup
dyskusyjnych:pge5uv$85h$1@dont-email.me...
"J.F." <jfox_xnospamx@poczta.onet.pl> wrote in message
Procek jest błędnie ustawiony aby myślał, że ma tylko jedną
kostkę flash, i odczyt 32-bitowego słowa robi na dwa takty:
najpierw wystawia "dolny" adres, OE, CE i odczytuje dolną
połówkę danych, potem, niezmieniając stanu OE i CE inkrementuje
adres i odczytuje górną połówkę danych na liniach D0..D15.

Jestes pewien, ze bez zmiany CE, OE ? Nie ma dwoch impulsow

Nie ma potrzeby dwu impulsów przy czytaniu pamięci flash.

Niby nie ma, ale procek z natury moze chciec wystawic dwa impulsy RD.
tu RD nie ma, to moze inne ..

Zerknij tu: https://www.nxp.com/docs/en/data-sheet/LPC408X_7X.pdf
Fig 21. External static memory burst read cycle


I chodzą Ci te pamięci w tym burst cyklu? bo normalnie adres do ramu
jest wpisywany
np ce, a tutaj nie ma wpisu, pamięć na bieżąco (po czasie dostępu) musi
udostepniać to co się pojawia na adresie, więc nie mogą to być zwykłe ramy.


Co to znaczy "adres do ramu jest wpisywany"?

To są pamięci flash... Tylko odczyt. Zapis specjalnym algorytmem po
kasowaniu całego sektora.

Aaa oki pomyliłem z sram-ami.