elektryka - przebicie

Fri Oct 29, 2004 7:36 am   

On Fri, 29 Oct 2004 09:54:00 +0200, jerry1111 wrote:

Stratix ma wbudowane PLL ?

No to wracamy do problemu - jak zapisac w VHDL zeby z niego
skorzystal ? :-)

J.

Fri Oct 29, 2004 8:27 am   

On Fri, 29 Oct 2004 10:36:32 +0200, J.F. <jfox_nospam@poczta.onet.pl>
wrote:


Nie chce mi sie patrzec ile ma.
A co do zapisu? Zinstatowac (kurka - jak to bedzie po polsku?
dziedziczenie? chyba nie...) plla, ustawic parametry i wio :-)


--
Jerry

Fri Oct 29, 2004 11:33 am   

"jerry1111" <stop_this_spam_jerry1111_remove@remove.wp.pl> wrote in message news:k5t3o0dqafhcuunr1nl9e2o8ma5a14jio8@4ax.com...

Popróbuję...


???

Fri Oct 29, 2004 11:35 am   

"jerry1111" <stop_this_spam_jerry1111_remove@remove.wp.pl> wrote in message news:5134o0ltf1mg3ogt7fr8ouqldprr5f6ipl@4ax.com...

Obie wersje mają - i Cyclone i Stratix są "mixed signal"...


Wcielić? Ucieleśnić? Urzeczywistnić? )
"Instance" obiektu to nie dziedziczenie klasy, to rzeczywisty
i namacalny obiekt danej klasy.

Fri Oct 29, 2004 7:55 pm   

"jerry1111":


nawet 6;


w tej chwili wydaje sie, ze glowne zrodlo problemow
to odksztalcajace sie kulki fpga pod naciskiem
sprezynek podstawki, co daje w efekcie slaby
kontakt, ale sam pomysl ciekawy;
dzieki, zapamietam sobie;


JA\

Fri Oct 29, 2004 8:27 pm   

"J.F.":



od 4 do 8, zaleznie od wielkosci;
APEX tez ma, Xilinx ma;
chyba kazda 'szanujaca' sie fpga ma teraz pll;


tak calkiem, na 100% niezaleznie od fpga i narzedzia
robiacego synteze chyba sie nie da, bo to modul specyficzny
dla kazdego fpga, ale glowy za powyzsze nie dam;

ja robie to tak, ze mam w design 'black box',
[wierze, ze pojecie 'black box' jest oczywiste]
ktory implementuje ram, czy pll, a w quartus
generuje odpowiednia architekture tegoz 'black box';
ostateczne kompilacja top level i place & route
musi byc zrobiona quartus'em [czy odpowiednim
narzedziem Xilinxa], ktory polaczy to, co jest
produktem kompilacji Leonardo, Symplicity
czy Synopsys z modulem ram czy pll wygenerowanym
przez software Altery badz Xilinx;

sam nie wiem, czy to co napisalem powyzej jest
zrozumiale, czy metne ...
troche sie obawiam, ze metne;
moge do-objasnic, jesli ktos ciekawy ;)

w innym watku [Xilinx + matryca TFT]
jest link do kodu, ktory implementuje dual-port ram
w sposob tak bardzo niezalezny od fpga vendor, jak
tylko sobie potrafie wyobrazic, w verilogu, nie w vhdl,
ale idea chyba jest zrozumiala, nawet
bez znajomosci veriloga;
http://www.opencores.org/cvsweb.shtml/vga_lcd/rtl/verilog/generic_dpram.v

przy okazji - fascynuje mnie pytanie, czemu do tej
pory nie powstal jezyk zorientowany na synteze
fpga czy asic, a wciaz bazuje sie na jezykach
majacych za glowny cel modelowanie;



JA

Fri Oct 29, 2004 9:22 pm   

"JA" <j_andr@freenet.de> wrote in message news:clual2$lnj$04$1@news.t-online.com...

Pomysl byc moze ciekawy, ale ja nie bardzo rozumiem
co mialoby to poprawic... Czy goly pll "zatrzaskuje" sie
latwiej niz taki z dzielnikami? Bo jezeli nie ma róznicy,
i jeden dziala niestabilnie, to co mialaby dac kaskada?
Drugi dostalby na wejscie niesynchronizowane wyjscie VCO
pierwszego, czyli dalej klapa i na dodatek "lock" drugiego
wprowadzaloby w blad... Wytlumaczcie mi ten pomysl

Fri Oct 29, 2004 9:40 pm   

"Pszemol":


ja rozumiem to tak:
na pin wejsciowy fpga wchodzi 'nieczysty' sygnal
clock, czy to odbicia z powodu braku odpowiedniej
terminacji, czy x-talks, czy zaklocenia e-m;
pierwsza pll co prawda traci synchronizacje fazowa,
ale wciaz produkuje, czy moze lepiej - odtwarza -
'czysty' clock wejsciowy, dzieki czemu druga pll
w lancuchu nie ma juz problemow;

JA

Fri Oct 29, 2004 11:05 pm   

"JA" <j_andr@freenet.de> wrote in message news:clugpo$hbf$03$1@news.t-online.com...

Moze ja tu czegos nie rozumiem, ale jesli nie ma
synchro to równie dobrze moze sobie biegac sam VCO.
Jaki jest w ogóle sens stosowania wtedy PLL ?

Sat Oct 30, 2004 9:09 pm   

On Fri, 29 Oct 2004 07:33:19 -0500, "Pszemol" <Pszemol@PolBox.com>
wrote:


Kurka - nie wiem "co poeta mial na mysli" :-(


--
Jerry

Sat Oct 30, 2004 9:09 pm   

Sat Oct 30, 2004 11:11 pm   

"jerry1111" <stop_this_spam_jerry1111_remove@remove.wp.pl> wrote in message news:ka38o09jjfgor7578709o9p6926q5ugimo@4ax.com...

Może chodziło Ci, abym sam poeksperymentował
dodając mnożniki do PLL ?

Sun Oct 31, 2004 10:29 am   

On Sat, 30 Oct 2004 19:11:44 -0500, "Pszemol" <Pszemol@PolBox.com>
wrote:


Pisales ze zrobili design tylko na 50MHz.
Mi _chyba_ chodzilo o to, ze mozesz sobie zwiekszyc f_clk :-)


--
Jerry

Wed Nov 03, 2004 2:06 pm   

Użytkownik Waldeusz napisał:


A może firma ma w zanadrzu jeszcze jakiś inny tusz do drukowania elementów... :)

Rafał

Wed Nov 03, 2004 2:22 pm   

On Wed, 3 Nov 2004 14:12:20 +0100, Waldeusz wrote:

No i jak sobie radza z przelotkami i 4 warstwami :-)

J.