NOWY TEMAT
elektroda NewsGroups Forum Index - Elektronika Polska - Zjawisko zacinania UART w FPGA Altera Cyclone C6 przy bootowaniu z Flash
Pszemol
Guest
Guest
Tue Sep 28, 2004 12:49 pm
"Grzegorz K." <grzegorz.kepinski@post.cross.pl> wrote in message news:cjb76m$cq2$1@achot.icm.edu.pl...
Quote:
Jeżeli chodzi o wylutowywanie to możesz użyć bardzo sztywnego i cienkiego
drucika ( np. wolframowy (?) ) zakładając go "od środka" i w miarę
nagrzewania cyny pod nóżkami delikatnie go wysówać podważając nóżki.
Zdejmowałem tak TQFP100 - i działa
drucika ( np. wolframowy (?) ) zakładając go "od środka" i w miarę
nagrzewania cyny pod nóżkami delikatnie go wysówać podważając nóżki.
Zdejmowałem tak TQFP100 - i działa
Owszem, znam tą metodę - niestety przy obudowie 240-pinowej
wylutowane w ten sposób układy nie przypominały już nowych
pod względem kształtu pinów... Przylutować ich spowrotem
byłby niezły problem.
J.F.
Guest
Guest
Tue Sep 28, 2004 1:58 pm
On Mon, 27 Sep 2004 21:22:51 +0200, jerry1111 wrote:
Quote:
razy ile razy mam ten moduł... Albo "found one or more latches implemented
as combinational loops" - te są w moim kodzie VHLD w którym mam rzeczywiście
zatrzask napisany tak: if (c_enable = '1') then int_data_out <= data_in;
Muszę się tym ostrzezeniom przyjrzeć bliżej, ale na razie mnie to nieco
przerasta... No bo jak mam napisać inaczej niż to, zatrzask w VHDL???)
if(rising_edge(clk)) then
if(c_enable='1') then
int_data_out<=data_in;
end if;
end if;
Masz wtedy synchronicznie z zegarkiem.
Zasada: jesli nie wiesz co robisz, to nie uzywaj asynchronicznych
konstrukcji
as combinational loops" - te są w moim kodzie VHLD w którym mam rzeczywiście
zatrzask napisany tak: if (c_enable = '1') then int_data_out <= data_in;
Muszę się tym ostrzezeniom przyjrzeć bliżej, ale na razie mnie to nieco
przerasta... No bo jak mam napisać inaczej niż to, zatrzask w VHDL???
)
if(rising_edge(clk)) then
if(c_enable='1') then
int_data_out<=data_in;
end if;
end if;
Masz wtedy synchronicznie z zegarkiem.
Zasada: jesli nie wiesz co robisz, to nie uzywaj asynchronicznych
konstrukcji
No dobrze, ale co ma robic jesli jednak chce asynchronicznie ?
A zwyklego latcha az sie prosi w wielu wypadkach, w dodatku sporo
kosci ma ograniczona ilosc zegarow..
J.
Pszemol
Guest
Guest
Tue Sep 28, 2004 2:07 pm
"J.F." <jfox_nospam@poczta.onet.pl> wrote in message news:u4mil0dm9p9kcaohq1s8lkf0tjo6cfst45@4ax.com...
Quote:
if(rising_edge(clk)) then
if(c_enable='1') then
int_data_out<=data_in;
end if;
end if;
Masz wtedy synchronicznie z zegarkiem.
Zasada: jesli nie wiesz co robisz, to nie uzywaj asynchronicznych
konstrukcji :-)
No dobrze, ale co ma robic jesli jednak chce asynchronicznie ?
A zwyklego latcha az sie prosi w wielu wypadkach, w dodatku sporo
kosci ma ograniczona ilosc zegarow..
if(c_enable='1') then
int_data_out<=data_in;
end if;
end if;
Masz wtedy synchronicznie z zegarkiem.
Zasada: jesli nie wiesz co robisz, to nie uzywaj asynchronicznych
konstrukcji :-)
No dobrze, ale co ma robic jesli jednak chce asynchronicznie ?
A zwyklego latcha az sie prosi w wielu wypadkach, w dodatku sporo
kosci ma ograniczona ilosc zegarow..
W moim przypadku właściwie już c_enable jest w miarę synchroniczny
z zegarem sysclk. To znaczy się, jest kombinacją sygnałów zależnych
od sysclk, a więc zbocze pojawia się parę bramek (kilka nanosekund)
po zboczu sysclk. Modyfikacja mojego zatrzasku na taki rejestrowany
kolejnym sysclk wprowadzi opóźnienie całego taktu zegara a tego nie chcę.
elektroda NewsGroups Forum Index - Elektronika Polska - Zjawisko zacinania UART w FPGA Altera Cyclone C6 przy bootowaniu z Flash