NOWY TEMAT
elektroda NewsGroups Forum Index - Elektronika Polska - Zjawisko zacinania UART w FPGA Altera Cyclone C6 przy bootowaniu z Flash
Goto page Previous 1, 2, 3, 4 Next
jerry1111
Guest
Guest
Fri Sep 24, 2004 8:52 pm
On Tue, 21 Sep 2004 19:42:49 -0500, "Pszemol" <Pszemol@PolBox.com>
wrote:
Quote:
A nie mozesz odczytac konfiguracji z fpga ?
Albo porownac zawartosc flasha ?
Nie wiem czy mogę - wiem, że nie umiem...
Albo porownac zawartosc flasha ?
Nie wiem czy mogę - wiem, że nie umiem...
Umiesz - bylo cos jak asmi_read_sector() czy jakos tak
Potem tylko na RSa wyslac i zrobic compare.
--
Jerry
J.F.
Guest
Guest
Fri Sep 24, 2004 8:53 pm
On Fri, 24 Sep 2004 15:12:43 -0500, Pszemol wrote:
Quote:
"J.F." <jfox_nospam@poczta.onet.pl> wrote in message news:8tp8l0l0122199r8ekdijia5oaffud1t17@4ax.com...
A co jeszcze zostalo podejrzane ?
?? Nie rozumiem... :-)
Ja trochę podejrzewam swój UART że pracuje coś niestabilnie...
A co jeszcze zostalo podejrzane ?
?? Nie rozumiem... :-)
Ja trochę podejrzewam swój UART że pracuje coś niestabilnie...
ten w fpga znaczy sie ?
Quote:
Na jednej kostce dobrze, na innej źle, po przekompilowaniu
ze zmienionym Signal Tapem lepiej - nie mam pojęcia czego się czepić.
ze zmienionym Signal Tapem lepiej - nie mam pojęcia czego się czepić.
Ale przeciez ponoc wystarczy zaladowac zawartosc z jtaga a nie flasha
i wszystko dziala ?
Quote:
[...] Wygląda to jakby rzeczywiście uszkodzenie było wewnątrz FPGA,
No widzisz sam wyciagasz ten wniosek :-)
A nie jest to kwestia temperatury ?
Quote:
ale jak się to mogło stać???
A to jest bardzo ciekawe pytanie. Nie bardzo potrafie sobie wyobrazic
...
Quote:
Szkoda ze nie da sie fpga wymienic.
Niby się da, ale tej którą wylutuję już nie bedę mógł wlutować spowrotem)
Nie jestem w stanie tak wylutować tej obudowy z 240-pinami
aby się dała potem zalutować spowrotem -
Niby się da, ale tej którą wylutuję już nie bedę mógł wlutować spowrotem
)
Nie jestem w stanie tak wylutować tej obudowy z 240-pinami
aby się dała potem zalutować spowrotem -
Podgrzac, sama odpadnie :-)
J.
Pszemol
Guest
Guest
Fri Sep 24, 2004 11:49 pm
"J.F." <jfox_nospam@poczta.onet.pl> wrote in message news:c149l0h76v4efjk7f766klbopslflm3kia@4ax.com...
Quote:
Ja trochę podejrzewam swój UART że pracuje coś niestabilnie...
ten w fpga znaczy sie ?
ten w fpga znaczy sie ?
tak. jest ich tam 14 braci bliźniaków :-)
Quote:
Na jednej kostce dobrze, na innej źle, po przekompilowaniu
ze zmienionym Signal Tapem lepiej - nie mam pojęcia czego się czepić.
Ale przeciez ponoc wystarczy zaladowac zawartosc z jtaga a nie flasha
i wszystko dziala ?
ze zmienionym Signal Tapem lepiej - nie mam pojęcia czego się czepić.
Ale przeciez ponoc wystarczy zaladowac zawartosc z jtaga a nie flasha
i wszystko dziala ?
No niby tak.
Quote:
[...] Wygląda to jakby rzeczywiście uszkodzenie było wewnątrz FPGA,
No widzisz sam wyciagasz ten wniosek :-)
A nie jest to kwestia temperatury ?
No widzisz sam wyciagasz ten wniosek :-)
A nie jest to kwestia temperatury ?
Z tym, że ja przez "uszkodzenie" nie rozumiem koniecznie
upalenia jakiejś bramki w FPGA, ale również błąd design
w Quartusie. Już miałem taki problem, że w jednym miejscu
pomyliłem się co do zboczy zegara którym wyzwalałem jedną
rzecz i się skubaniec co jakiś czas narowił i generował
znaki sam z siebie
Nie mam pojęcia czy czegoś podobnego
nie zrobiłem gdzieś w innym miejscu :-)
Quote:
ale jak się to mogło stać???
A to jest bardzo ciekawe pytanie. Nie bardzo potrafie sobie wyobrazic
..
Szkoda ze nie da sie fpga wymienic.
Niby się da, ale tej którą wylutuję już nie bedę mógł wlutować spowrotem)
Nie jestem w stanie tak wylutować tej obudowy z 240-pinami
aby się dała potem zalutować spowrotem -
Podgrzac, sama odpadnie
A to jest bardzo ciekawe pytanie. Nie bardzo potrafie sobie wyobrazic
..
Szkoda ze nie da sie fpga wymienic.
Niby się da, ale tej którą wylutuję już nie bedę mógł wlutować spowrotem
)
Nie jestem w stanie tak wylutować tej obudowy z 240-pinami
aby się dała potem zalutować spowrotem -
Podgrzac, sama odpadnie
W teorii - owszem...
W praktyce chyba nie będzie tak proste...Jacek R. Radzikowski
Guest
Guest
Sat Sep 25, 2004 5:45 am
Pszemol <Pszemol@polbox.com> wrote:
Quote:
"Jacek R. Radzikowski" <jacek@spamer.die.die.die.piranet.org> wrote in message news:cj1fjq$cki$1@www.itl.waw.pl...
Jedyne co przychodzi mi do głowy to uwalona kostka albo płytka.
Nie bardzo rozumiem w jaki sposób miałoby to działać przy uwalonej
kostce jeśli zaprogramuję ją z JTAGa...
Jedyne co przychodzi mi do głowy to uwalona kostka albo płytka.
Nie bardzo rozumiem w jaki sposób miałoby to działać przy uwalonej
kostce jeśli zaprogramuję ją z JTAGa...
Może być uszkodzony fragment odpowiedzialny za ładowanie bitstreamu z flasha.
Odczytuje dobrze, weryfikuje sygnaturę (a może nie? Może nastepować jakieś
przekłamanie a uklad kontoli go nie wykrywa?), przekłamanie następuje podczas
wpisywania do RAMu konfiguracyjnego. Programowanie przez JTAG omija uszkodzony
fragment i układ programuje się poprawnie.
Quote:
Masz możliwość zatrzymania automatu i sprawdzenia jego stanu w stanie "zawieszenia"?
Niestety nie. Nawet nie mam jak trigera ustawic na moment zaniku znakow...
Bo co ustawie? Jak ustawic "RXINT nie sygnalizuje przez N milisekund" w Signal Tap ?
Niestety nie. Nawet nie mam jak trigera ustawic na moment zaniku znakow...
Bo co ustawie? Jak ustawic "RXINT nie sygnalizuje przez N milisekund" w Signal Tap ?
A możesz wykryć że układ się "zawiesza"? Wtedy "zamroź" stan układu i sprawdź
JTAGiem w jakim stanie znajduje się układ.
Quote:
W jakiej obudowie jest fpga? Może to jest jakiś zimny lut, który zaczyna
bruździć jak się układ nagrzeje? Jak masz taką możliwość to spróbuj przelutować
kostkę. Jak to nie pomoże, wymienić na nową (antystatyka!!!)
"Tę rurę musi dać się przepchać"
Obudowa jest PQFP 240 pin - względnie łatwo daje się to wlutować/wylutować ręcznie.
Jednak nie przekonuje mnie do diagnozy "uwalona kostka" fakt, że układ działa
w 100% poprawnie gdy jest zaprogramowany nowym kodem... Nie rozumiem tego...
bruździć jak się układ nagrzeje? Jak masz taką możliwość to spróbuj przelutować
kostkę. Jak to nie pomoże, wymienić na nową (antystatyka!!!)
"Tę rurę musi dać się przepchać"
Obudowa jest PQFP 240 pin - względnie łatwo daje się to wlutować/wylutować ręcznie.
Jednak nie przekonuje mnie do diagnozy "uwalona kostka" fakt, że układ działa
w 100% poprawnie gdy jest zaprogramowany nowym kodem... Nie rozumiem tego...
Zobacz sobie http://groups.google.com/groups?selm=40ed17d9%241%40news.home.net.pl.
Kostka nie musi być martwa żeby być uszkodzoną. Ładunki elektrostatyczne mogły uszkodzić
ją "częściowo" i układ działa, ale nie do końca.
Jeśli zawartość flasha jest w porządku, układ i płytka są poprawnie zaprojektowane,
obszar poszukiwań zawęża sie do wykonania płytki i samej kostki FPGA.
Dobrze by było porównać rzeczywiste konfiguracje obu kostek: dzałającej i sprawiającej
kłopoty. Masz możliwosc odczytania jej w trakcie pracy?
pzdr.
j.
J.F.
Guest
Guest
Sat Sep 25, 2004 8:38 am
On Fri, 24 Sep 2004 19:49:20 -0500, Pszemol wrote:
Quote:
"J.F." <jfox_nospam@poczta.onet.pl> wrote in message news:c149l0h76v4efjk7f766klbopslflm3kia@4ax.com...
Z tym, że ja przez "uszkodzenie" nie rozumiem koniecznie
upalenia jakiejś bramki w FPGA, ale również błąd design
w Quartusie. Już miałem taki problem, że w jednym miejscu
pomyliłem się co do zboczy zegara którym wyzwalałem jedną
rzecz i się skubaniec co jakiś czas narowił i generował
znaki sam z siebie Nie mam pojęcia czy czegoś podobnego
nie zrobiłem gdzieś w innym miejscu
Z tym, że ja przez "uszkodzenie" nie rozumiem koniecznie
upalenia jakiejś bramki w FPGA, ale również błąd design
w Quartusie. Już miałem taki problem, że w jednym miejscu
pomyliłem się co do zboczy zegara którym wyzwalałem jedną
rzecz i się skubaniec co jakiś czas narowił i generował
znaki sam z siebie
Nie mam pojęcia czy czegoś podobnego
nie zrobiłem gdzieś w innym miejscu
Ale przeciez ponoc ten sam program dziala na drugiej kosci,
oraz dziala na tejze kosci, o ile tylko inaczej wpisany.
J.
Mister
Guest
Guest
Sat Sep 25, 2004 8:37 pm
A czy robiłeś porządną symulację PostRoute? Wszystkie timingi są poprawne?
Pozdrawiam
Mister
jerry1111
Guest
Guest
Sun Sep 26, 2004 6:45 pm
On Fri, 24 Sep 2004 15:54:56 -0500, "Pszemol" <Pszemol@PolBox.com>
wrote:
Quote:
Hm... ale jak odróżnić "uszkodzony rejestr/bramkę" (dlaczego miałaby
W to nie wierze... bardziej stawiam na niedoskonaly opis timingow
w srodku struktury - dlatego dla kompilatora wydaje sie, ze jest
dobrze...
Quote:
się uszkodzić jedna bramka WEWNĄTRZ układu?) od innych uszkodzeń?
Czy te FPGA mają może jakiś program funkcjonalnego testera kazdej LE
z osobna??
Czy te FPGA mają może jakiś program funkcjonalnego testera kazdej LE
z osobna??
Policz sobie ile taki tester musialby chodzic zeby sprawdzic 100%
FPGA....
--
Jerry
Pszemol
Guest
Guest
Sun Sep 26, 2004 8:13 pm
"jerry1111" <stop_this_spam_jerry1111_remove@remove.wp.pl> wrote in message news:r839l0puu23iijomguu2q0qs24ot6e967d@4ax.com...
Quote:
Co przekompiluję to system działa dobrze... jestem w stanie
odtworzyć problem tylko wtedy, gdy użyję starej konfiguracji
z flasha na tej własnie płycie... Co jest kuźwa grane?
Druga płyta z tym samym kodem działa dobrze cały czas...
Mialem kiedys podobny problem. Okazalo sie, ze wina lezala po stronie
asynchronicznego resetu
) (no... malo wtedy wiedzialem o FPGA).
odtworzyć problem tylko wtedy, gdy użyję starej konfiguracji
z flasha na tej własnie płycie... Co jest kuźwa grane?
Druga płyta z tym samym kodem działa dobrze cały czas...
Mialem kiedys podobny problem. Okazalo sie, ze wina lezala po stronie
asynchronicznego resetu
) (no... malo wtedy wiedzialem o FPGA).
Powiedz coś więcej na ten temat...
Quote:
Objawialo sie 3.14*drzwi raz na tydzien.
Chociaz u Ciebie pewnie jest 'reset delay' - bo w Niosie2 widzialem
ze spece z Altery juz to wstawiaja, a ze mna sie klocili 2 lata temu
ze to niepotrzebne
Chociaz u Ciebie pewnie jest 'reset delay' - bo w Niosie2 widzialem
ze spece z Altery juz to wstawiaja, a ze mna sie klocili 2 lata temu
ze to niepotrzebne
Akurat problem opisywany w tym wątku to inny projekt, bez niosa.
Te akurat projekt wykorzystuje procek motoroli MC68SEC000.
jerry1111
Guest
Guest
Mon Sep 27, 2004 8:59 am
On Sun, 26 Sep 2004 16:13:48 -0500, "Pszemol" <Pszemol@PolBox.com>
wrote:
Quote:
Mialem kiedys podobny problem. Okazalo sie, ze wina lezala po stronie
asynchronicznego resetu) (no... malo wtedy wiedzialem o FPGA).
Powiedz coś więcej na ten temat...
asynchronicznego resetu
) (no... malo wtedy wiedzialem o FPGA).
Powiedz coś więcej na ten temat...
W przykladowych designach z Niosem2 masz pin resetu podlaczony
do procka przez taki uklad 'reset delay' czy podobnie sie nazywajacy.
Glownie chodzi o to, ze przychodzacy impuls resetu jest asynchroniczny
- czyli jak mamy uklad reagujacy na narastajace zbocze i reset
przyjdzie np: 1ns przed tym zboczem to czesc DFFow sie zresetuje, a
czesc ma prawo nie zdazyc
Dlatego trza ten reset przeformowac na synchroniczny z naszym
zegarkiem.
Quote:
Objawialo sie 3.14*drzwi raz na tydzien.
Chociaz u Ciebie pewnie jest 'reset delay' - bo w Niosie2 widzialem
ze spece z Altery juz to wstawiaja, a ze mna sie klocili 2 lata temu
ze to niepotrzebne :-)
Akurat problem opisywany w tym wątku to inny projekt, bez niosa.
Te akurat projekt wykorzystuje procek motoroli MC68SEC000.
Chociaz u Ciebie pewnie jest 'reset delay' - bo w Niosie2 widzialem
ze spece z Altery juz to wstawiaja, a ze mna sie klocili 2 lata temu
ze to niepotrzebne :-)
Akurat problem opisywany w tym wątku to inny projekt, bez niosa.
Te akurat projekt wykorzystuje procek motoroli MC68SEC000.
To nic - masz tam reset?
--
Jerry
jerry1111
Guest
Guest
Mon Sep 27, 2004 12:30 pm
On Fri, 24 Sep 2004 19:49:20 -0500, "Pszemol" <Pszemol@PolBox.com>
wrote:
Quote:
Niby się da, ale tej którą wylutuję już nie bedę mógł wlutować spowrotem )
Nie jestem w stanie tak wylutować tej obudowy z 240-pinami
aby się dała potem zalutować spowrotem -
Podgrzac, sama odpadnie :-)
W teorii - owszem... W praktyce chyba nie będzie tak proste...
)
Nie jestem w stanie tak wylutować tej obudowy z 240-pinami
aby się dała potem zalutować spowrotem -
Podgrzac, sama odpadnie :-)
W teorii - owszem...
W praktyce chyba nie będzie tak proste...
W praktyce kup cyne, albo lepiej zestaw (cyna+topnik) "ChipQuick". To
jest cyna o temperaturze topnienia 60 st. C - zalutowujesz caly scalak
i przez 5...10s cyna jest plynna, wiec po prostu zdejmujesz scalak
przy pomocy zwyklej pincety :-)
Aha - po "tamtej stronie" moze sie te cudo inaczej nazywac...
--
Jerry
Pszemol
Guest
Guest
Mon Sep 27, 2004 12:42 pm
"jerry1111" <stop_this_spam_jerry1111_remove@remove.wp.pl> wrote in message news:gl3gl096psgqtno1mtb476jibblf405koi@4ax.com...
Quote:
W teorii - owszem... W praktyce chyba nie będzie tak proste...
W praktyce kup cyne, albo lepiej zestaw (cyna+topnik) "ChipQuick". To
jest cyna o temperaturze topnienia 60 st. C - zalutowujesz caly scalak
i przez 5...10s cyna jest plynna, wiec po prostu zdejmujesz scalak
przy pomocy zwyklej pincety :-)
Aha - po "tamtej stronie" moze sie te cudo inaczej nazywac...
W praktyce chyba nie będzie tak proste...
W praktyce kup cyne, albo lepiej zestaw (cyna+topnik) "ChipQuick". To
jest cyna o temperaturze topnienia 60 st. C - zalutowujesz caly scalak
i przez 5...10s cyna jest plynna, wiec po prostu zdejmujesz scalak
przy pomocy zwyklej pincety :-)
Aha - po "tamtej stronie" moze sie te cudo inaczej nazywac...
Bawiłem się tym czymś przy innej okazji i jakoś mi to nie podeszło...
Ale może spróbuję jeszcze raz.
Pszemol
Guest
Guest
Mon Sep 27, 2004 12:42 pm
"Mister" <wojpie@poczta.onet.pl> wrote in message news:cj4odc$loe$2@nemesis.news.tpi.pl...
Quote:
A czy robiłeś porządną symulację PostRoute? Wszystkie timingi są poprawne?
Obawiam się, że nie robiłem
Pszemol
Guest
Guest
Mon Sep 27, 2004 12:49 pm
"jerry1111" <stop_this_spam_jerry1111_remove@remove.wp.pl> wrote in message news:307el05g20svsis8mc6fpk87tud8a445vm@4ax.com...
Quote:
On Fri, 24 Sep 2004 15:54:56 -0500, "Pszemol" <Pszemol@PolBox.com
wrote:
Hm... ale jak odróżnić "uszkodzony rejestr/bramkę" (dlaczego miałaby
W to nie wierze... bardziej stawiam na niedoskonaly opis timingow
w srodku struktury - dlatego dla kompilatora wydaje sie, ze jest
dobrze...
wrote:
Hm... ale jak odróżnić "uszkodzony rejestr/bramkę" (dlaczego miałaby
W to nie wierze... bardziej stawiam na niedoskonaly opis timingow
w srodku struktury - dlatego dla kompilatora wydaje sie, ze jest
dobrze...
Tu się dokładnie zgadzamy... też nie wierzę, że upaliła się
jakaś bramka wewnątrz... Podejrzewam niedoskonałości swojego
projektu najbardziej.
Quote:
się uszkodzić jedna bramka WEWNĄTRZ układu?) od innych uszkodzeń?
Czy te FPGA mają może jakiś program funkcjonalnego testera kazdej LE
z osobna??
Policz sobie ile taki tester musialby chodzic zeby sprawdzic 100%
FPGA....
Czy te FPGA mają może jakiś program funkcjonalnego testera kazdej LE
z osobna??
Policz sobie ile taki tester musialby chodzic zeby sprawdzic 100%
FPGA....
hm... W moim układzie scalonym jest niewiele tych bloczków...
Przetestowanie każdego z osobna a potem kombinacji połączeń
między nimi nie powinno być chyba ogromnym problemem dla peceta.
Pszemol
Guest
Guest
Mon Sep 27, 2004 12:51 pm
"jerry1111" <stop_this_spam_jerry1111_remove@remove.wp.pl> wrote in message news:eqffl09q929d6aeofe0vibitd55q56j56u@4ax.com...
Quote:
W przykladowych designach z Niosem2 masz pin resetu podlaczony
do procka przez taki uklad 'reset delay' czy podobnie sie nazywajacy.
Glownie chodzi o to, ze przychodzacy impuls resetu jest asynchroniczny
- czyli jak mamy uklad reagujacy na narastajace zbocze i reset
przyjdzie np: 1ns przed tym zboczem to czesc DFFow sie zresetuje, a
czesc ma prawo nie zdazyc
Dlatego trza ten reset przeformowac na synchroniczny z naszym
zegarkiem.
do procka przez taki uklad 'reset delay' czy podobnie sie nazywajacy.
Glownie chodzi o to, ze przychodzacy impuls resetu jest asynchroniczny
- czyli jak mamy uklad reagujacy na narastajace zbocze i reset
przyjdzie np: 1ns przed tym zboczem to czesc DFFow sie zresetuje, a
czesc ma prawo nie zdazyc
Dlatego trza ten reset przeformowac na synchroniczny z naszym
zegarkiem.
Ciekawe, ciekawe... dlaczego ma prawo nie zdążyć?
Nie wiedziałem, że są takie ograniczenia dla asynchronicznego "clear".
Musiałem nieuważać kiedyś na lekcjach z cyfrówki ;-)
Quote:
Akurat problem opisywany w tym wątku to inny projekt, bez niosa.
Te akurat projekt wykorzystuje procek motoroli MC68SEC000.
To nic - masz tam reset?
Te akurat projekt wykorzystuje procek motoroli MC68SEC000.
To nic - masz tam reset?
No reset wchodzi do układu i resetuje wiele przerzutników, fakt...
Pszemol
Guest
Guest
Mon Sep 27, 2004 12:53 pm
"jerry1111" <stop_this_spam_jerry1111_remove@remove.wp.pl> wrote in message news:lu39l0d1vs3102h3t9ldcplj1j7ak2vpgt@4ax.com...
Quote:
On Tue, 21 Sep 2004 19:42:49 -0500, "Pszemol" <Pszemol@PolBox.com
wrote:
A nie mozesz odczytac konfiguracji z fpga ?
Albo porownac zawartosc flasha ?
Nie wiem czy mogę - wiem, że nie umiem... :-)
Umiesz - bylo cos jak asmi_read_sector() czy jakos tak
Potem tylko na RSa wyslac i zrobic compare.
wrote:
A nie mozesz odczytac konfiguracji z fpga ?
Albo porownac zawartosc flasha ?
Nie wiem czy mogę - wiem, że nie umiem... :-)
Umiesz - bylo cos jak asmi_read_sector() czy jakos tak
Potem tylko na RSa wyslac i zrobic compare.
Mówisz może o jakimś driverze do niosa2?
elektroda NewsGroups Forum Index - Elektronika Polska - Zjawisko zacinania UART w FPGA Altera Cyclone C6 przy bootowaniu z Flash