Jakie układy programowalne na start? CPLD Xilinxa - VHDL czy Verilog do nauki?

Czy orientuje się ktoś jak wygląda z popularnością układów
programowalnych? Chciałbym się nauczyć w miarę porządnie jakiegoś języka
opisu sprzętu. Na razie zacznę od CPLD Xilinxa i teraz pytanie VHDL czy
Verilog? Czy w WebISE można używać obydwóch?

Jeszcze jedno pytanko mi się nasunęło, czy przesiadka z Xilinxa na
Alterę lub na odwrót jest kłopotliwa? Język ten sam niby, ale jakieś
różnice zapewne są.

Witam,
Czy orientuje się ktoś jak wygląda z popularnością układów
programowalnych? Chciałbym się nauczyć w miarę porządnie jakiegoś języka
opisu sprzętu. Na razie zacznę od CPLD Xilinxa i teraz pytanie VHDL czy
Verilog? Czy w WebISE można używać obydwóch?

W przyszłości chciałbym się przesiąść na coś większego, zachęca mnie
możliwość wbudowania uC do FPGA i konfigurowania peryferiów.

glatocha wrote:
Witam,
Czy orientuje się ktoś jak wygląda z popularnością układów
programowalnych? Chciałbym się nauczyć w miarę porządnie jakiegoś języka
opisu sprzętu. Na razie zacznę od CPLD Xilinxa i teraz pytanie VHDL czy
Verilog? Czy w WebISE można używać obydwóch?

W przyszłości chciałbym się przesiąść na coś większego, zachęca mnie
możliwość wbudowania uC do FPGA i konfigurowania peryferiów.

Krotko: Altera i VHDL.

Xilinxa sobie odpuscilem, bo z jego oprogramowaniem dostawalem
niestrawnosci. Po prostu zart i strata czasu.

No do VHDLa się jakoś przekonałem natomiast co do Altery i Xilinxa, to
na razie mam to CPLD Xilinxa więc z softem tak, czy tak muszę powalczyć.
A do spartana, po prostu przekonuje mnie bardziej rozbudowana płytka niż
do cyclonów. Oczywiście mówię o tych najtańszych za 200$.

glatocha wrote:
No do VHDLa się jakoś przekonałem natomiast co do Altery i Xilinxa, to
na razie mam to CPLD Xilinxa więc z softem tak, czy tak muszę powalczyć.
A do spartana, po prostu przekonuje mnie bardziej rozbudowana płytka niż
do cyclonów. Oczywiście mówię o tych najtańszych za 200$.

Plytke kupujesz raz, a firme trudniej zmienic.

Czy Altera i Lattice też mają wersję z Flashem? Na stronach się nie
dokopałem.

"glatocha" <glatocha.bla.bla.bla@gmail.com> wrote in message
news:MPG.24c72680dc31b2b698969c@news.onet.pl...
Czy Altera i Lattice też maj? wersję z Flashem? Na stronach się nie
dokopałem.

Chodzi Ci o programowanie po wł?czeniu zasilania?

FPGA (np. Cyclone, Stratix) maj? SRAM do zapisu danych konfiguracyjnych.
Wymagaj? zewnętrznego układu pamięci (zwykle serial flash ale niektóre
pracuj? też z paralel CFI).

CPLD (układy MAX) maj? FLASH, więc nie wymagaj? do pracy zewnętrznych
układów - s? gotowe POWER ON.

Nios II zajmuje dużo zasobów FPGA więc opłaca się tylko w dużych kostkach.
W małych ledwie zmie?ci się wersja economy i poza procem niewiele zrobisz.

Ale za to możesz robić w dużych FPGA cuda z ł?czeniem kilku rdzeni Nios II
pracuj?cych nad zadaniem równolegle i jak wykorzystasz wewnętrzn?
pamięć SRAM do pracy programu to uzyskasz duż? wydajno?ć...
Możesz mieć osobne magistrale pamięci SRAM, Flash - bez w?skich gardeł.
Wygrywasz dużo wykorzystuj?c wewnętrzne poł?czenia w FPGA prowadz?c
takie liczne magistrale w porównaniu do typowych procków które ograniczone
s? z natury rzeczy samej ilo?ci pinów które podrażaj? koszty obudowy.
Nie jest to jednak typowy procesor jaki znasz - w podstawowej wersji bardzo
dużo wydajno?ci tracisz np. na bardzo liczne cykle przyjęcia przerwania.
Warto dokładnie przeczytać manual i wczytać się dobrze w szczegóły aby
Cię potem nie zaskoczył Cię czas odpowiedzi na przerwanie rzędu 485
cykli zegarowych czy powrotu z przerwania zajmuj?cy ponad 220
( http://www.altera.com/literature/hb/nios2/n2sw_nii52006.pdf strona

In article <h42ukj.114.0@poczta.onet.pl>, Pszemol@PolBox.com says...

"glatocha" <glatocha.bla.bla.bla@gmail.com> wrote in message
news:MPG.24c72680dc31b2b698969c@news.onet.pl...
Czy Altera i Lattice też maj? wersję z Flashem? Na stronach się nie
dokopałem.

Chodzi Ci o programowanie po wł?czeniu zasilania?

FPGA (np. Cyclone, Stratix) maj? SRAM do zapisu danych konfiguracyjnych.
Wymagaj? zewnętrznego układu pamięci (zwykle serial flash ale niektóre
pracuj? też z paralel CFI).

CPLD (układy MAX) maj? FLASH, więc nie wymagaj? do pracy zewnętrznych
układów - s? gotowe POWER ON.

Właśnie Xilinx ma Spartana 3AN FPGA z Flashem, tylko chyba to się tam
odbywa tak, że jest SRAM normalny z konfiguracją i po prostu ten Flash
jest zabudowany w tej samej kostce.

Nios II zajmuje dużo zasobów FPGA więc opłaca się tylko w dużych
kostkach.
W małych ledwie zmie?ci się wersja economy i poza procem niewiele
zrobisz.

Ale za to możesz robić w dużych FPGA cuda z ł?czeniem kilku rdzeni Nios
II
pracuj?cych nad zadaniem równolegle i jak wykorzystasz wewnętrzn?
pamięć SRAM do pracy programu to uzyskasz duż? wydajno?ć...
Możesz mieć osobne magistrale pamięci SRAM, Flash - bez w?skich gardeł.
Wygrywasz dużo wykorzystuj?c wewnętrzne poł?czenia w FPGA prowadz?c
takie liczne magistrale w porównaniu do typowych procków które
ograniczone
s? z natury rzeczy samej ilo?ci pinów które podrażaj? koszty obudowy.
Nie jest to jednak typowy procesor jaki znasz - w podstawowej wersji
bardzo
dużo wydajno?ci tracisz np. na bardzo liczne cykle przyjęcia przerwania.
Warto dokładnie przeczytać manual i wczytać się dobrze w szczegóły aby
Cię potem nie zaskoczył Cię czas odpowiedzi na przerwanie rzędu 485
cykli zegarowych czy powrotu z przerwania zajmuj?cy ponad 220
( http://www.altera.com/literature/hb/nios2/n2sw_nii52006.pdf strona 8)

Z tymi przerwaniami to faktycznie dłuuuugo.
Ale wyobrażam sobie to tak, że mam jądro i resztę w miarę konfigurowalną
w jakiejś tam przestrzeni adresowej to znaczy jak potrzebuję 20
liczników i 30 PWMow to sobie to w granicach zasobów mogę zrobić. A jak
nie używam Watchdoga to go wycinam z korzeniami, a nie tylko wyłączam
jak w zwykłym procku.

Ale tak jak pisałem, zacznę od jakiś liczników czy rejestrów przesównych
a potem będę szalał z czym innym. Widzę, że biegły jesteś w tematyce, to
pozwolę sobie Ciebie zapamiętać i w razie czego kiedyś podpytać

Witam,
Czy orientuje się ktoś jak wygląda z popularnością układów
programowalnych? Chciałbym się nauczyć w miarę porządnie jakiegoś języka
opisu sprzętu. Na razie zacznę od CPLD Xilinxa i teraz pytanie VHDL czy
Verilog? Czy w WebISE można używać obydwóch?

Sądzę, że altera zakorzeniła się mocno w świadomości wielu
Polaków z powodu promowania jej na uczelniach.

Właśnie Xilinx ma Spartana 3AN FPGA z Flashem, tylko chyba to się tam
odbywa tak, że jest SRAM normalny z konfiguracją i po prostu ten Flash
jest zabudowany w tej samej kostce.

Niech zgadnę - taka hybryda będzie cholernie droga, bo FPGA robi
się innymi technologiami niż flash, a więc będziesz pewnie miał dwa
kryształy w jednej obudowie...

Z tymi przerwaniami to faktycznie dłuuuugo.
Ale wyobrażam sobie to tak, że mam jądro i resztę w miarę konfigurowalną
w jakiejś tam przestrzeni adresowej to znaczy jak potrzebuję 20
liczników i 30 PWMow to sobie to w granicach zasobów mogę zrobić. A jak
nie używam Watchdoga to go wycinam z korzeniami, a nie tylko wyłączam
jak w zwykłym procku.

Dobrze sobie wyobrażasz... Dodatkowo nie masz takich ograniczeń
jak jest w typowych prockach że masz np. 2 uarty, SPI, 3 timery i...
I kiszka. Jak potrzebujesz 4 uarty to szukasz innego proca albo
rzeźbisz bitowo softwareowego uarta... W Niosie jak potrzebujesz
12 uartów pracujących równolegle to sobie tak go konfigurujesz...
Jak potrzebujesz 10 timerów i 4 kanały DMA to sobie tak robisz i już masz.

Ale tak jak pisałem, zacznę od jakiś liczników czy rejestrów przesównych
a potem będę szalał z czym innym. Widzę, że biegły jesteś w tematyce, to
pozwolę sobie Ciebie zapamiętać i w razie czego kiedyś podpytać ;)

Biegły jak biegły - używałem 3 kostek FPGA Altery i 2 CPLD... to niewiele
ale jakieś tam minimalne doświadczenie już mam...

Acha, i weź pod uwagę że Altera oferuje w software Quartusa całkiem
niezły edytor schematów, więc praktycznie w ogóle nie musisz pisać
niczego w VHDL czy Verilogu - po prostu rysujesz sobie brameczki
flip-flopy i jeśli tylko rozumiesz co się dzieje z tymi obrazkami potem
to możesz jechać na tym do końca nie pisząc ani jednej linii VHDLa.

Czy Altera i Lattice też mają wersję z Flashem? Na stronach się nie
dokopałem.

Pszemol wrote:
Właśnie Xilinx ma Spartana 3AN FPGA z Flashem, tylko chyba to się tam
odbywa tak, że jest SRAM normalny z konfiguracją i po prostu ten Flash
jest zabudowany w tej samej kostce.

Niech zgadnę - taka hybryda będzie cholernie droga, bo FPGA robi
się innymi technologiami niż flash, a więc będziesz pewnie miał dwa
kryształy w jednej obudowie...

Z drugiej strony EPCS4 tez do najtanszych nie nalezy.

Z tymi przerwaniami to faktycznie dłuuuugo.
Ale wyobrażam sobie to tak, że mam jądro i resztę w miarę konfigurowalną
w jakiejś tam przestrzeni adresowej to znaczy jak potrzebuję 20
liczników i 30 PWMow to sobie to w granicach zasobów mogę zrobić. A jak
nie używam Watchdoga to go wycinam z korzeniami, a nie tylko wyłączam
jak w zwykłym procku.

Dobrze sobie wyobrażasz... Dodatkowo nie masz takich ograniczeń
jak jest w typowych prockach że masz np. 2 uarty, SPI, 3 timery i...
I kiszka. Jak potrzebujesz 4 uarty to szukasz innego proca albo
rzeźbisz bitowo softwareowego uarta... W Niosie jak potrzebujesz
12 uartów pracujących równolegle to sobie tak go konfigurujesz...
Jak potrzebujesz 10 timerów i 4 kanały DMA to sobie tak robisz i już
masz.

U mnie gdzies co trzecie urzadzenie konczy z Niosem wlasnie ze wzgledu na
swobode wyboru wszystkich (nieraz cudacznych i pisanych w firmie)
peryferiow. Duzo prosciej.

Ale tak jak pisałem, zacznę od jakiś liczników czy rejestrów przesównych
a potem będę szalał z czym innym. Widzę, że biegły jesteś w tematyce, to
pozwolę sobie Ciebie zapamiętać i w razie czego kiedyś podpytać ;)

Biegły jak biegły - używałem 3 kostek FPGA Altery i 2 CPLD... to niewiele
ale jakieś tam minimalne doświadczenie już mam...

Acha, i weź pod uwagę że Altera oferuje w software Quartusa całkiem
niezły edytor schematów, więc praktycznie w ogóle nie musisz pisać
niczego w VHDL czy Verilogu - po prostu rysujesz sobie brameczki
flip-flopy i jeśli tylko rozumiesz co się dzieje z tymi obrazkami potem
to możesz jechać na tym do końca nie pisząc ani jednej linii VHDLa.

Ekhm... to zrob se state-machine na bramkach tak, zeby to jeszcze
zrozumiec. Pewnych rzeczy nie warto rysowac jako schemat.