NOWY TEMAT
elektroda NewsGroups Forum Index - Elektronika Polska - Jak zaimplementować licznik tyknięć zegara w VHDL dla EP1K30TI208-3?
Goto page Previous 1, 2, 3 Next
greg
Guest
Guest
Mon Oct 18, 2004 4:24 pm
a co myslicie o napisaniu MAC'a gigabit ethernet z protokolem IP i
uproszczonym TCP?
mysle zeby sei za to zabrac..mam rdzenie IP z MoreThanIp na razie do
prototypu, ale wole miec swoj wlasny i nei placic kilku tys EUR:)
kolega sie podjal napisac to w ciagu meisiaca za 400EUR, ale jakos nie za
bardzo mu wierze..
J.F.
Guest
Guest
Mon Oct 18, 2004 5:19 pm
On Mon, 18 Oct 2004 15:21:51 +0200, Mister wrote:
Quote:
A tak apropo, to ok dwa lata temu był tu na grupie gość, który się chwalił
że napisze procesor 32 bitowy w VHDL, że to kwestia kilku tygodni itp. ...
Po miesiącu zniknął, może teraz się odezwie, może się pochwali co z tego
wyszło...
że napisze procesor 32 bitowy w VHDL, że to kwestia kilku tygodni itp. ...
Po miesiącu zniknął, może teraz się odezwie, może się pochwali co z tego
wyszło...
To jest nawet krotszy termin. Jeszcze w liceum sie bawilem w
programowanie maszynki ktora potrafi tylko dodac i odjac jeden :-)
O, ciekawe zadanie z p.s.matematyka: procesor wykonuje 3 instrukcje:
1) zmienna++ - powieksza zmienna o 1,
2) zmienna-- - zmniejsza o 1, ale tylko gdy zmienna byla wieksza od
zera [czyli nie ma liczb ujemnych]
3) zmienna ? etyk - skok warunkowy do etyk, o ile zmienna jest <>0
zmiennych do dyspozycji skolko ugodno, poczatkowo sa wyzerowane.
Jaka najwieksza wartosc zmiennej da obliczyc w programie o 23
rozkazach ..
J.
J.F.
Guest
Guest
Mon Oct 18, 2004 5:19 pm
On Mon, 18 Oct 2004 14:17:47 +0200, Grzegorz K. wrote:
Quote:
Z tego co Panowie piszecie wychodzi na to, że nie da się obejść bez
dodatkowego generatora podstawy czasu dla potrzeb wewnętrznych operacji
FPGA.
dodatkowego generatora podstawy czasu dla potrzeb wewnętrznych operacji
FPGA.
Czy ja dobrze rozumiem ze usilujesz powielic czestotliwosc zegara ?
Owszem - to se ne da :-)
Chcesz wygenerowac zmiane w momencie w ktorym nie masz zadnego
zdarzenia. Wiec albo zastosujesz opoznienia czasowe [nieeleganckie],
albo PLL z osobnym generatorem - ale tego VHDL ci nie wygeneruje :-)
Quote:
PS. Tematem, który chciałem się zająć ( pogryźć toszkę ) jest zbudowani uP
na FPGA ( cóż początki są trudne zawsze
.
na FPGA ( cóż początki są trudne zawsze
.
Szkoda czasu. Ale jesli nie szkoda - zacznij tak jak Intel - jedna
instrukcja w 12 taktach zegara. [Czy raczej jak w 8080 - instrukcja od
1 do czterech faz, faza 3 do 5 cykli zegara, a zegary doprowadzone
dwa, przesuniete w fazie, robione z kwarca 9x wiekszego niz cykl
zegara - zeby te przesuniecia precyzyjnie wykonac].
Chyba ze masz wielka ochote .. chodzi mi po glowie procerorek
asynchroniczny, bez zegara :-)
J.
jerry1111
Guest
Guest
Mon Oct 18, 2004 7:15 pm
On Mon, 18 Oct 2004 19:20:32 +0200, "greg" <xgrzes@poczta.onet.pl>
wrote:
Quote:
Q <= Tick AFTER 1 NS;
^^^^^^^^^^^
Wiesz o tym ze to bedzie dzialac _tylko_i_wylacznie_ w ModelSimie?
Takie cos jest nierealizowalne w strukturze FPGA.
kiedys stoczylem dlugie boje probujac przekonac pewnego programiste (z
Chorwacji), ktory pisal w vhdl i twierdzil ze ich syntezer syntezuje petle
for i while oraz te neiszczesne after...i ze dla neigo nei ma roznicy miedzy
vhdl a c++, i ze vhdl to jest tak banalny ze nei ma co o nim
gadac...zagialem go na przeniesieniach w sumatorze
coz, kwestia gustu widac:)
^^^^^^^^^^^
Wiesz o tym ze to bedzie dzialac _tylko_i_wylacznie_ w ModelSimie?
Takie cos jest nierealizowalne w strukturze FPGA.
kiedys stoczylem dlugie boje probujac przekonac pewnego programiste (z
Chorwacji), ktory pisal w vhdl i twierdzil ze ich syntezer syntezuje petle
for i while oraz te neiszczesne after...i ze dla neigo nei ma roznicy miedzy
vhdl a c++, i ze vhdl to jest tak banalny ze nei ma co o nim
gadac...zagialem go na przeniesieniach w sumatorze
coz, kwestia gustu widac:)
Bo programisci mysla, ze jak mozna napisac tekstowo, to juz jest
rownoznaczne z programem. I tlumacz potem dla matola podstawy...
A jeszcze sie obraza - bo on przeciez "Pan" programista
))
--
Jerry
Marek Lewandowski
Guest
Guest
Mon Oct 18, 2004 7:18 pm
J.F. wrote:
Quote:
Chyba ze masz wielka ochote .. chodzi mi po glowie procerorek
asynchroniczny, bez zegara
asynchroniczny, bez zegara
mi też...
A dokłądniej: mi chodzi po głowie falownik z error diffusion robiony w
połowie asynchronicznie... Jak powiedziałem w robocie, to mnie
przechrzcili...
--
Marek Lewandowski ICQ# 10139051/GG# 154441
locustXpoczta|onet|pl
http://www.stud.uni-karlsruhe.de/~uyh0
[! Odpowiadaj pod cytatem. Tnij cytaty. Podpisuj posty. !]
jerry1111
Guest
Guest
Mon Oct 18, 2004 7:19 pm
On Mon, 18 Oct 2004 19:24:43 +0200, "greg" <xgrzes@poczta.onet.pl>
wrote:
Quote:
a co myslicie o napisaniu MAC'a gigabit ethernet z protokolem IP i
uproszczonym TCP?
uproszczonym TCP?
Ino po co komu gigabit - zaraz problem ze pamieci trzeba wiadro
podlaczac. Ale takie 10/100 z prosciutkim tcp...
Quote:
mysle zeby sei za to zabrac..mam rdzenie IP z MoreThanIp na razie do
prototypu, ale wole miec swoj wlasny i nei placic kilku tys EUR:)
prototypu, ale wole miec swoj wlasny i nei placic kilku tys EUR:)
Zawsze lepiej. Gotowca w opencores nie ma?
Quote:
kolega sie podjal napisac to w ciagu meisiaca za 400EUR, ale jakos nie za
bardzo mu wierze..
bardzo mu wierze..
Moze sie czegos napil jak to mowil?? :-)
--
Jerry
jerry1111
Guest
Guest
Mon Oct 18, 2004 7:19 pm
On Mon, 18 Oct 2004 15:57:48 +0200, "Piotr Wyderski"
<wyderskiREMOVE@ii.uni.wroc.pl> wrote:
Quote:
specyfikacji tego CPU, zapisaniu jej w VHDL, czy (jak przypuszczam)
niskiej jakosci syntezy?
niskiej jakosci syntezy?
Ostatnie to ma najwyzej wplyw na szybkosc. No i ewaluuje w dobra
strone, bo pewien uklad co mi wychodzil kiedys na 25MHz (Quartus 2.0
albo i 1.x) teraz wychodzi w tej samej kosci na 80MHz
Czy zajmuje mniej czy wiecej logiki to niestety juz nie powiem...
--
Jerry
jerry1111
Guest
Guest
Mon Oct 18, 2004 7:19 pm
On Mon, 18 Oct 2004 20:19:55 +0200, J.F. <jfox_nospam@poczta.onet.pl>
wrote:
Quote:
Chyba ze masz wielka ochote .. chodzi mi po glowie procerorek
asynchroniczny, bez zegara
asynchroniczny, bez zegara
Ale jak go zrobic zeby nie bazowal na wewnetrznych opoznieniach w
fpga? Znaczy zeby byl tolerancyjny na duuuuze ich rozbieznosci?
--
Jerry
JA
Guest
Guest
Mon Oct 18, 2004 9:00 pm
"jerry1111":
[...]
Quote:
Q <= Tick AFTER 1 NS;
^^^^^^^^^^^
Wiesz o tym ze to bedzie dzialac _tylko_i_wylacznie_ w ModelSimie?
Takie cos jest nierealizowalne w strukturze FPGA.
^^^^^^^^^^^
Wiesz o tym ze to bedzie dzialac _tylko_i_wylacznie_ w ModelSimie?
Takie cos jest nierealizowalne w strukturze FPGA.
jak to nie bedzie dzialac ?
jesli kompilator zrobi dokladnie to co napisane,
to polaczy zanegowane wyjscie AND z wejsciem
tegoz AND i bedzie piekny oscylator;
tyle, ze stawiam raczej na jakies 3ns opoznienia,
niz na jedna nanosekunde;
inna sprawa, czy autorowi o to chodzilo ;)
Quote:
Jerry
JA
Gregor
Guest
Guest
Tue Oct 19, 2004 5:12 am
Quote:
kiedys stoczylem dlugie boje probujac przekonac pewnego programiste (z
Chorwacji), ktory pisal w vhdl i twierdzil ze ich syntezer syntezuje petle
for i while oraz te neiszczesne after...i ze dla neigo nei ma roznicy miedzy
Zdawalo mi sie ze petle for (for i in 10 downto 0 loop ...) da sie syntetyzowac?
Chorwacji), ktory pisal w vhdl i twierdzil ze ich syntezer syntezuje petle
for i while oraz te neiszczesne after...i ze dla neigo nei ma roznicy miedzy
Zdawalo mi sie ze petle for (for i in 10 downto 0 loop ...) da sie syntetyzowac?
Przy okazji - moglby ktos polecic dobry podrecznik do vhdl? Na razie przedzieram
sie przez "Projektwanie uk. cyf. z wyk. jezyka VHDL" Marka Zwolinskiego -
ale przydaloby sie cos z indeksem rzeczowym, lezace na podoredziu, gdzie
moglbym szybko skladnie sprawdzic - "normalnie" programuje c/c++ i czasem
skladnia VHDL mnie do rozpaczy doprowadza...
GRG
--
sygantura testowa
jerry1111
Guest
Guest
Tue Oct 19, 2004 5:47 am
On Tue, 19 Oct 2004 06:12:02 GMT, Gregor
<pij@wiecej.piwa.a.nie.spamuj.pl> wrote:
Quote:
kiedys stoczylem dlugie boje probujac przekonac pewnego programiste (z
Chorwacji), ktory pisal w vhdl i twierdzil ze ich syntezer syntezuje petle
for i while oraz te neiszczesne after...i ze dla neigo nei ma roznicy miedzy
Zdawalo mi sie ze petle for (for i in 10 downto 0 loop ...) da sie syntetyzowac?
Ale sens i zasada "dzialania" jest deczko inna od powszechnie
przyjetej w C/C++...
--
Jerry
jerry1111
Guest
Guest
Tue Oct 19, 2004 5:47 am
On Tue, 19 Oct 2004 00:00:35 +0200, "JA" <j_andr@freenet.de> wrote:
Quote:
"jerry1111":
[...]
Q <= Tick AFTER 1 NS;
^^^^^^^^^^^
Wiesz o tym ze to bedzie dzialac _tylko_i_wylacznie_ w ModelSimie?
Takie cos jest nierealizowalne w strukturze FPGA.
jak to nie bedzie dzialac ?
Boze... nastepny
NIE BEDZIE DZIALAC. Koniec. Kropka.
Quote:
jesli kompilator zrobi dokladnie to co napisane,
odczas syntezy narzedzia po prostu olewaja taki zapis i tyle.
To jest pomocne jedynie przy symulacji kodu _zrodlowego_.
--
Jerry
Krzysztof
Guest
Guest
Tue Oct 19, 2004 11:05 am
To przejdź na Verilog i masz już prawie C:
Pozdrawiam
Krzysiek
Użytkownik "Gregor" <pij@wiecej.piwa.a.nie.spamuj.pl> napisał w wiadomości
news:gregorn2hV1.134519583.035307190104@transflorator.traiskirchen.at...
Quote:
kiedys stoczylem dlugie boje probujac przekonac pewnego programiste (z
Chorwacji), ktory pisal w vhdl i twierdzil ze ich syntezer syntezuje
petle
for i while oraz te neiszczesne after...i ze dla neigo nei ma roznicy
miedzy
Zdawalo mi sie ze petle for (for i in 10 downto 0 loop ...) da sie
syntetyzowac?
Przy okazji - moglby ktos polecic dobry podrecznik do vhdl? Na razie
przedzieram
sie przez "Projektwanie uk. cyf. z wyk. jezyka VHDL" Marka Zwolinskiego -
ale przydaloby sie cos z indeksem rzeczowym, lezace na podoredziu, gdzie
moglbym szybko skladnie sprawdzic - "normalnie" programuje c/c++ i czasem
skladnia VHDL mnie do rozpaczy doprowadza...
GRG
--
sygantura testowa
Greg
Guest
Guest
Tue Oct 19, 2004 12:25 pm
Quote:
a co myslicie o napisaniu MAC'a gigabit ethernet z protokolem IP i
uproszczonym TCP?
Ino po co komu gigabit - zaraz problem ze pamieci trzeba wiadro
podlaczac. Ale takie 10/100 z prosciutkim tcp...
potrzebne...mam do przeslania dane z kamerki 64 megapiksele , musze to
uproszczonym TCP?
Ino po co komu gigabit - zaraz problem ze pamieci trzeba wiadro
podlaczac. Ale takie 10/100 z prosciutkim tcp...
potrzebne...mam do przeslania dane z kamerki 64 megapiksele , musze to
przesalc w 2s, 128MB...
Quote:
mysle zeby sei za to zabrac..mam rdzenie IP z MoreThanIp na razie do
prototypu, ale wole miec swoj wlasny i nei placic kilku tys EUR:)
Zawsze lepiej. Gotowca w opencores nie ma?
w opnecores jest MAC 100/10, mysle go przerobic..na gigabit
prototypu, ale wole miec swoj wlasny i nei placic kilku tys EUR:)
Zawsze lepiej. Gotowca w opencores nie ma?
w opnecores jest MAC 100/10, mysle go przerobic..na gigabit
Quote:
kolega sie podjal napisac to w ciagu meisiaca za 400EUR, ale jakos nie za
bardzo mu wierze..
Moze sie czegos napil jak to mowil??
mam cala specyfikacje..w sumei 15 MB pdf'a..
czytalem i jakos mnie to az tak nei przerazilo..
moduly CRC mam...
no i na razei mam podstawe - rdzen z MTIP
tylko musze tunel z firmy pod linuxem postawic, aby quartus na zewnatrz
firmy widzial serwer licencyjny - czy ktos sie w to bawil?
w sumie wyczailem na ktorych portach sie do serwera odzywa..dzis zrobie
proby..
Grzegorz K.
Guest
Guest
Tue Oct 19, 2004 12:37 pm
No i koniec tematu
( narazie )
Promotor powiedział ( w wolnym tłumaczeniu ): ugryźmy magistralę PCI.
No i będę ją gryzł :-)
Dzięki za wskazówki, później mogą się bardzo przydać.
Pozdrawian,
Grzegorz Kepiński
gg: 1175899
elektroda NewsGroups Forum Index - Elektronika Polska - Jak zaimplementować licznik tyknięć zegara w VHDL dla EP1K30TI208-3?