XILINX 7.1i - błędy przy symulacji skomplikowanego projektu z VHDL i testbenchem

Fri Oct 01, 2010 11:07 pm   

Witam ,

Totalnie 'wykrzaczył' mi się symulator.. Weżmy pod uwagę bardzo skomplikowany
projekt : WJAZD=>INVERTER=>WYJAZD. Projekt namalowany na schemacie. Też zrobiłem
ot tak dla próby tenże sam modół w VHDL'u , ten sam problem z symulacją.

OK , generuję testbench'a , na wjeżdzie zegarek 10MHz. Testbench wygenerowany
bez 'warningów' i bez errorów.



1) Odpalam proces "Generate expected simulation results" , i otrzymuję komunikat
Simulator:222 - Generated C++ compilation was unsuccessful
Codegen work/A0/BEHAVIORAL: 0.12
Codegen work/A0_TBW: 0.00


2) Ten sam problem występuje przy uruchomieniu procesu "Simulate behavioral Model"

3) Post Place and Rute - to samo


3) Wchodzę na stronę Xilinx'a na 'Answer records' .. Dupa blada , po pierwsze ,
nie funguje , po drugie na maile wysłane nie reagują. OLEWAJĄ !!

3) Macie pomysła ??

MH


--
Wysłano z serwisu OnetNiusy: http://niusy.onet.pl

Sun Oct 03, 2010 11:13 am   

S.