VHDL kontra Verilog: Dlaczego VHDL preferowane przy silnych typach danych?

Sat Mar 28, 2015 2:35 pm   

Jakie jest Wasze zdanie? Ja jestem zwolennikiem VHDL. Dlaczego? Ano dlatego, że jest to forma opisu sprzętowego, która jest zaliczana do tzw. "strong typed language". I na poziomie syntezy nie pozwoli np. na przypisanie wartości z szyny a(n:0) do szyny b(m:0) (m=/=n). Nie zezwoli też VHDL na inkrementowanie sygnału wyjściowego - jest to w pełni logiczne.. W Verilogu takie "numery" są możliwe, ale potem debugowanie tego burdelu to już inna bajka...

Sat Mar 28, 2015 4:23 pm   

On 2015-03-28 13:35, stchebel@gmail.com wrote:

W Verilogu obecnie istnieją techniki zapewniania jakości kodu którym się
nie śniło w VHDLu.

Verilog jest gówniany, ale okazało się że silne typowanie to nie
wszystko. Obecnie VHDL jest w tyle.

Sun Mar 29, 2015 2:36 am   

W dniu sobota, 28 marca 2015 16:23:12 UTC+1 użytkownik Sebastian Biały napisał:


Jakie? Wal konkretami!!

Być może masz rację. Możesz dać jakiś przykład?

jasne że tak!! a <= b or c; Byle burok zrozumie o co chodzi. A teraz zapisz to samo w Verilogu. Jak notacji "krzakowej" ktoś nie pamięta, to poopa blada.


Uzasadnij!!

Obecnie VHDL jest w tyle.

Uzasadnij!!

Sun Mar 29, 2015 9:20 am   

On 2015-03-29 01:36, stchebel@gmail.com wrote:

a) skomplikowane randomizacje testów
b) testy jednostkowe (okolice UVM)
c) covergroup
d) klasy w testbenchach


http://www.amazon.com/s/ref=nb_sb_noss/177-3540345-0392701?url=search-alias%3Daps&field-keywords=uvm

*WSZYSCY* obecnie przechodzą na UVM. Nie mam na myśli hobbystów od
migania diodami.


Istnieją fundamentalne różnice w zasadzie działania przypisań w Verilogu
i VHDLu które powodują że Verilog jest językiem z wbudowanym hazardem.
Jest to powazny problem. Cała reszta szumu składniowego jest kompletnie
nieistotna i sugerował bym mniejsze podniecanie się jak i co zapisać bo
to nie jest ważne. Tym bardziej że istnieje kilka symulatorów mixed.


Bo jeśli wyjdziesz poza etap migania diodą to pojawia się pytanie "a jak
testować". I VHDL ma kiepskie odpowiedzi na to pytanie. Ogólnie komitety
standaryzujące VHDLa mają ogromną bezwładność. W przypadku System
Veriloga mamy którąś-już-tam iterację UVM. Cała masa producentów
dostarcza środowiska do konkurencyjnego testowania, gromadzenia wyników,
śledzenia historii i wysowania wykresów z postępami w projekcie. UVM
ładnie się tu komponuje. Język jest bardziej elastyczny ale i standard
mniej formalny a bardziej przemysłowy.


Świat EDA oszalał bo dowiedział się że istnieję inne metody testowania
jakości (lepsze) niż gapienie się 10 brodatych elektroników w schemat.
Lepiej późno niż wcale.

Niestety skutkiem ubocznym jest sraczka ficzerowa w SystemVerilogu i
destablizacja języka.

VHDL oparty jest o Adę (w stopniu gdzie przepisali literka w literkę
standard ady w 90%). Ponieważ standard zalano betonem to trudno
przypuszczać że zacznie się rozwijać rownie dynamicznie jak SV.

Innymi słowy: co z tego że Ada/VHDL jest językiem bezpieczniejszym skoro
nikt nie przykładał dużej wagi do testowania? O kilogramach boilerplate
w kodzie też warto wspomnieć.

Verilog to g. Niestety obecnie na topie.

Sun Mar 29, 2015 9:37 am   

On 2015-03-29 11:20, Sebastian Biały wrote:

Tutaj szczegóły:

http://www.sigasi.com/content/vhdls-crown-jewel

Sun Mar 29, 2015 1:25 pm   

On Sun, 29 Mar 2015 11:20:23 +0200, Sebastian
Biały<heby@poczta.onet.pl> wrote:

Wiesz, jak Stachowi nawet składnia C jest "nieprzyjazna" to o czym
mowa.... :-)

--
Marek

Sun Mar 29, 2015 6:39 pm   

On 28.03.2015 13:35, stchebel@gmail.com wrote:

A ja mam serdecznie dość VHDL. Dłubę się już z jednym projektem od
dłuższego czasu i rzygać mi się chce przy każdym podejściu. Żeby tylko
to skończyć i nigdy więcej nie wracać. Wiem, że języki opisu sprzętu w
niektórych zastosowaniach są bezkonkurencyjne, ale chyba jednak wolę
pozostać na ziemi i przy C/ASM.

--
Pozdrawiam
Jakub Rakus

Sun Mar 29, 2015 9:00 pm   

W dniu 2015-03-29 o 20:39, Jakub Rakus pisze:

Mam podobne wrażenia :)

--
pozdrawiam
MD

Mon Mar 30, 2015 5:47 am   

Poważna firma tworzyła swoje IPCore przez lata w VHDL .
Od pewnego czasu byli zmuszeni się przesiąść na Verilog. Co dla dużej
firmy nie jest takie proste... Setki IPCore, testów itp.
Po prostu wymusił to rynek.

Tak więc rada dla młodych modelarzy, którzy chcą pracować w poważnych
firmach: nie zawracajcie sobie głowy VHDL.

MiSter

Mon Mar 30, 2015 10:40 am   

Użytkownik "Mario" napisał w wiadomości grup
dyskusyjnych:mf9qfm$mi4$1@mx1.internetia.pl...
W dniu 2015-03-29 o 20:39, Jakub Rakus pisze:

Panowie, ale porownujecie jablka z koszulami.

To nie ma nic wspolnego, poza tym ze nazywa sie "jezyk".

Bez VHDL/Veriloga nie bedzie procesow, na ktorych mozna by ten ASM/C
uprawiac :-)

J.

Mon Mar 30, 2015 11:17 am   

W dniu 2015-03-30 o 12:40, J.F. pisze:

No więc to jest o tym, że wolę prasować koszule niż zrywać jabłka :)


No bez przesady. W wielu projektach mam procesorki i przetworniki A/D i
wystarczy. A w innych muszę użyć FPGA i robię to z lekkim obrzydzeniem :)


--
pozdrawiam
MD

Mon Mar 30, 2015 11:38 am   

to bardzo ciekawe zjawisko socjotechniczne...

jedni "rodzą się z wbudowaną znajomością" VHDL
inni "rodzą się z wbudowaną znajomością" Veriloga
a trzecia połowa "rodzi się nie rozumiejąc żadnego"...

to bardzo ciekawe, te skupiska idiotyzmów (piszę o książce o VHDL) są
dla niektórych z po jasne i oczywiste... dziwna sprawa...

Mon Mar 30, 2015 11:53 am   

Użytkownik "Mario" napisał w wiadomości grup
W dniu 2015-03-30 o 12:40, J.F. pisze:

Ale ja o tym, ze nawet te procesorki projektowane dzis z uzyciem VHDL.
Zabraknie specjalistow, to zabraknie procesorow :-)

J.

Mon Mar 30, 2015 12:28 pm   

W dniu 2015-03-30 o 13:53, J.F. pisze:

Dobra, niech młodzi próbują w tym znaleźć przyjemność :)


--
pozdrawiam
MD

Mon Mar 30, 2015 12:29 pm   

W dniu 2015-03-30 o 13:38, platformowe głupki pisze:

A co niektórzy całe życie spędza nie rozumiejąc niczego.



--
pozdrawiam
MD