VHDL czy Verilog: który język opisu sprzętu wybrać do programowania FPGA Spartan-3?

Sat Jul 02, 2005 8:33 pm   

Witajcie,

Wkrótce kończy się sesja, i będę chciał poświęcić trochę czasu na naukę
programowania układów FPGA (na początku prawdopodobnie będzie to xilinx
spartan3). Nie wiem jednak, od jakigo języka opisu sprzętu zacząć. Sporo
czytałem w Sieci, ale nie znalazłem żadnej wartościowej wskazówki. Z
tego co wiem, pod uwagę warto brać VHDL'a i Verilog'a. Inne wydziwasy
typu AHDL są przeznaczone tylko do jednego rodzaju kości, więc na
początku już je odrzucam.

Oczywiście rozumiem, że jest to pytanie, na które nie ma jednoznacznej
odpowiedzi, ale może ktoś z was byłby w stanie coś doradzić, zasugerować
czy przedstawić jakiś fakty, które pomogą mi podjąć dobrą decyzję ?

--
voices@zrgnyyvpenva.pbz.ROT13

Sat Jul 02, 2005 8:57 pm   

voices wrote:


IMHO jezyk VHDL jest bardziej popularny i czesciej wykorzystywany (w
kazdym razie wsrod moich znajomych i w firmie, w ktorej pracuje). Znajac
dobrze VHDLa chyba latwiej znajdziesz prace, niz z Verilogiem.

--
Adam Dybkowski
http://www.amwaw.edu.pl/~adybkows/

Uwaga: przed wysłaniem do mnie maila usuń "123" z adresu.

Sun Jul 03, 2005 6:48 am   

Użytkownik "Adam Dybkowski" <adybkows123@amwaw.edu.pl> napisał w wiadomości
news:da72q9$e4v$4@nemesis.news.tpi.pl...

za jakis czas to trudno przewidziec, ale w USA duzo bardziej popularny jest
Verilog.

Tomek

Sun Jul 03, 2005 10:15 am   

Tomek wrote:

Ale pomijając popularność i przyszłość zawodową, czy te języki bardzo
się różnią ? Czy któryś jest np. ewidentnie bardziej elastyczny,
bardziej funkcjonalny, czy to "to samo, tylko troszkę inna składnia",
jak (oczywiście *bardzo* upraszczając) różnica między Pascal'em a "C" ..

--
voices@zrgnyyvpenva.pbz.ROT13

Sun Jul 03, 2005 12:12 pm   

voices wrote:


A co to ma za znaczenie? To są tylko języki służące do pisania
specyfkacji -- jedne z wielu i do tego niezbyt wyszukane. Po
prostu bierzesz sobie podręcznik, czytasz go trzykrotnie od
deski do deski, próbujesz sam napisać proste specyfikacje
i uczysz się na błędach. Jeśli znasz Adę, to zacznij od VHDL,
a jeśli C, to od Verilogu.


Oba są wzorowane na strukturalnych językach imperatywnych,
więc wielkich różnic między nimi nie ma, a przynajmniej nie na
poziomie paradygmatu. Ich główna wada to praktycznie zupełny
brak wsparcia dla programowania generycznego, przez co da
się w nich zapisać dowolny _konkretny_ system, ale już nie
całą nieskończona rodzinę systemów parametryzowalnych, jeśli
ta parametryzacja wykracza poza np. podanie szerokosci rejestru.
Nie ma żadnej możliwości opisywania systemów rekurencyjnych
(sieci sortujące, sieci rutujące itd.) ani obliczania w czasie
komplilacji skompikowanych wyrażeń na parametrach stałych
(choćby niedawno potrzebnego komuś gcd). Jeśli używałeś
takich rzeczy w innych językach programowania (a ja zrobiłem
z programowania generycznego swoje główne narzędzie), to
będziesz się czuł "cofnięty w rozwoju" o jakąś dekadę i z płaczem
rzeźbił przez długie godziny systemy, które dałyby się zapisać
w kilkunastu liniach rekurencyjnej definicji.

Pozdrawiam
Piotr Wyderski

Sun Jul 03, 2005 12:19 pm   

Użytkownik "voices" <voices@zrgnyyvpenva.pbz.ROT13> napisał w wiadomości
news:da8hd4$aqj$1@portraits.wsisiz.edu.pl...

z VHDL'em tak

a co jest lepsze ...ciezko powiedziec

Sun Jul 03, 2005 12:24 pm   

Tomek wrote:


Dlaczego (pomijając fakt, że Pascal jest znacznie porządniej zaprojektowany,
a C wygodniejsze przy dużej intensywności wykorzystywania "sztuczek")?


Skoro oba mają się dobrze, to obiektywna "lepszość" jest w
ich przypadku niezdefiniowana. :-)

Pozdrawiam
Piotr Wyderski

Sun Jul 03, 2005 3:48 pm   

Jestem na etapie poznawania VHDL (w połowie pierwszej książki) i nie mam
praktyki, ale słyszałem opinie że najlepiej zaczynać od VHDL. VHDL
jest bardziej skomplikowany i ma niejednoznaczną składnie i w związku z
tym poznanie następnych języków typu verilog czy innych jest znacznie
łatwiejsze. I jeszcze słyszałem że VHDL najczęściej stosowany dla FPGA
a verilog raczej dla ASIC. I w VHDL jest możliwość tworzenia testbench
co pozwala na kompletne projektowanie w jednym języku bez ukierunkowania
się na konkretnego producenta FPGA i jego narzędzi. Jak wcześniej
mówiłem nie jestem specem w tej dziedzinie tak że mogę się mylić.

Sun Jul 03, 2005 5:14 pm   

"framer":

/.../

to nie jest 'cala' prawda
owszem, vhdl jest bardziej popularny [chyba dlatego, ze powstal
pierwszy],
obojetne, czy fpga, czy asic;
faktem jest, ze skompilowany RTL, tzw. gatelevel jest prawie
zawsze w verilog;


tu jest cos pomieszane, testbench to poprostu otoczenie
[generator wymuszen] umozliwiajace symulacje, testbench
pisze sie w verilogu calkiem latwo;

JA

Sun Jul 03, 2005 5:25 pm   

"voices":



ja bym powiedzil tak - vhdl jest bardziel popularny
i ew. pracodawca bedzie z wiekszym prawdopodobienstwem
szukal kogos, kto zna ten jezyk;
pod wzgledem mozliwosci oba jezyki sa bardzo podobne,
o ile nie identyczne, bardzo watpie, czy jest cos co da sie
napisac w jednym jezyku, a nie da sie w drugim [z podobnym
nakladem pracy];
z punktu widzenia uzytkownika, moim zdaniem, bardziej
przyjazny jest verilog, zwykle ten sam algorytm jest
o polowe krotszy w porownaniu do vhdl;
vhdl obsesyjnie sprawdza zgodnosc typow, z czego wynika
koniecznosc konwersji typu co pare linijek, co najczesciej
nie ma sensu, jesli programuje sie hardware, a nie
robi sie ogolnego modelu ogolnosci;
ale rozumiem, ze dla niektorych to moze byc zaleta, nie wada;


ja osobiscie bardzo lubie ahdl, ale faktycznie to tylko
quartus i tylko altera;

JA

Sun Jul 03, 2005 10:42 pm   

On Sun, 3 Jul 2005 15:19:23 +0200, Tomek wrote:

Odkad Borland sie zabral za obie, to sa bardzo dobrze do siebie
porownywalne :-)

J.

Mon Jul 04, 2005 11:31 am   

J.F. wrote:

Ojej, nie chodziło mi o porównywanie języków, tylko o to, że mają jakby
wspólną ideę, że pascalowy begin to w c jest "{" - czyli chodziło mi o
to, że to to samo, tylko inaczej składniowo zapisane.

Oczywiście przykład podałem ogólnie, to są zupełnie inne języki, są
między nimi setki różnic. Chodziło mi o ogólne podobieństwo ..

A borlandów nie trawię, C++ to C++, ale nie widzę celowości nauki takich
dziwactw jak Object Pascal. Ale to już dyskusja NTG ...

--
voices@zrgnyyvpenva.pbz.ROT13

Mon Jul 04, 2005 2:13 pm   

Nie jestem przekonany o popularnosci Verilog'a w USA, ale nie pracuje
tam, wiec nie wiem. Jakis czas temu przeczytalem zupelnie
przeciwna opinie.
Niestety, nie powiem, który jezyk jest lepszy poniewaz sam uzywam
tylko VHDL'a i verilog'a nie znam w ogóle. Wiec polecam Ci VHDL'a :)

Pozdrawiam

Jerzy Gbur

Mon Jul 04, 2005 9:01 pm   

On Mon, 04 Jul 2005 14:31:06 +0200, voices wrote:

A mi chodzilo o to ze tych roznic bylo znacznie mniej.
Glowna - brak formatu 'hex' w TP - jesli o mnie chodzi
wystarczalo zeby zaczac program pisac w C :-)


A byl czas gdy to C bylo jezykiem niszowym :-)

J.

Mon Jul 04, 2005 9:03 pm   

sa nawet automatyczne konwertery jednego jezyka na drugi..
sprawdzalem - dziala i sie kompiluje nawet:)