RTV forum PL | NewsGroups PL

Jak unikać zablokowania układów cyfrowych przy przełączaniu sygnałów zegara?

[uC] metodologia działania a stany nieustalone

NOWY TEMAT

elektroda NewsGroups Forum Index - Elektronika Polska - Jak unikać zablokowania układów cyfrowych przy przełączaniu sygnałów zegara?

Goto page 1, 2  Next

platformowe głupki
Guest

Fri Apr 22, 2016 3:33 pm   



pytałem o to, pytam ponownie, bo nie było odpowiedzi...

jak to jest zrobione, że w układach cyfrowych nigdy nie zdarza się
jakieś zblokowanie po wystąpieniu napięcia przełączającego na jakimś
wejściu w momencie którego wystąpienia pojawia się też jakiś zegar?

czyli dlaczego w momencie gdy sygnał jest analizowany nie ma obaw o
zawieszenie układu cyfrowego stanem przejściowym napięcia?

Grzegorz Niemirowski
Guest

Fri Apr 22, 2016 4:32 pm   



platformowe głupki <NOSPAMtestowanije@go2.pl> napisał(a):
Quote:
pytałem o to, pytam ponownie, bo nie było odpowiedzi...
jak to jest zrobione, że w układach cyfrowych nigdy nie zdarza się jakieś
zblokowanie po wystąpieniu napięcia przełączającego na jakimś wejściu w
momencie którego wystąpienia pojawia się też jakiś zegar?
czyli dlaczego w momencie gdy sygnał jest analizowany nie ma obaw o
zawieszenie układu cyfrowego stanem przejściowym napięcia?

Są obawy, nie lubimy wolno narastających napięć i stosujemy kształtowanie
sygnału wejściowego.

--
Grzegorz Niemirowski
http://www.grzegorz.net/
OE PowerTool i Outlook Express: http://www.grzegorz.net/oe/
Uptime: 30 days, 18 hours, 28 minutes and 46 seconds

platformowe głupki
Guest

Fri Apr 22, 2016 5:00 pm   



podejrzewam, że w rzeczywistych układach analiza sygnału podczas
przełączenia jest nagminna, jednak nic się nie wywala, nic się nie
zawiesza...

jacek pozniak
Guest

Fri Apr 22, 2016 8:53 pm   



platformowe głupki wrote:

Quote:
podejrzewam, że w rzeczywistych układach analiza sygnału podczas
przełączenia jest nagminna, jednak nic się nie wywala, nic się nie
zawiesza...
A dlaczegóż miałoby się zawieszać. Jedyny problem to kwestai interpretacji;

czy to jeszcze zero czy już jedynka
jp

platformowe głupki
Guest

Sat Apr 23, 2016 7:53 pm   



to tak jakby podać na wejście cmosa 2,5V...

t-1
Guest

Sun Apr 24, 2016 8:23 am   



W dniu 22.04.2016 o 17:33, platformowe głupki pisze:
Quote:
pytałem o to, pytam ponownie, bo nie było odpowiedzi...

jak to jest zrobione, że w układach cyfrowych nigdy nie zdarza się
jakieś zblokowanie po wystąpieniu napięcia przełączającego na jakimś
wejściu w momencie którego wystąpienia pojawia się też jakiś zegar?

czyli dlaczego w momencie gdy sygnał jest analizowany nie ma obaw o
zawieszenie układu cyfrowego stanem przejściowym napięcia?

Chyba nie znasz Windows.

A na poważnie to układy cyfrowe są z reguły dwustanowe.
Chcesz wprowadzić 3 stan?

AlexY
Guest

Sun Apr 24, 2016 12:15 pm   



t-1 pisze:
[..]
Quote:
A na poważnie to układy cyfrowe są z reguły dwustanowe.
Chcesz wprowadzić 3 stan?

Wysokiej impedancji kolega za stan nie uznaje?


--
AlexY
http://faq.enter.net.pl/simple-polish.html
http://www.pg.gda.pl/~agatek/netq.html

t-1
Guest

Sun Apr 24, 2016 1:44 pm   



W dniu 24.04.2016 o 14:15, AlexY pisze:
Quote:
t-1 pisze:
[..]
A na poważnie to układy cyfrowe są z reguły dwustanowe.
Chcesz wprowadzić 3 stan?

Wysokiej impedancji kolega za stan nie uznaje?



W układach cyfrowych binarnych, dla sygnałów o których pisał twórca
wątku uznaję tylko 0 lub 1.
I nie interesuje mnie napięcie, prąd czy impedancja.
A wysoka impedancja to raczej pogranicze analogu.

platformowe głupki
Guest

Sun Apr 24, 2016 1:49 pm   



zmierzam do tego, że producenci musieli coś zrobić aby nie było
problemów - pytanie jak?

jak podasz na bramkę 2,5V to podejrzewam, że wszystkie dalsze bramki też
będą miały na wyjściach 2,5V... jak to z NOTów cemosa...

AlexY
Guest

Sun Apr 24, 2016 1:49 pm   



t-1 pisze:
Quote:
W dniu 24.04.2016 o 14:15, AlexY pisze:
t-1 pisze:
[..]
A na poważnie to układy cyfrowe są z reguły dwustanowe.
Chcesz wprowadzić 3 stan?

Wysokiej impedancji kolega za stan nie uznaje?



W układach cyfrowych binarnych, dla sygnałów o których pisał twórca
wątku uznaję tylko 0 lub 1.
I nie interesuje mnie napięcie, prąd czy impedancja.
A wysoka impedancja to raczej pogranicze analogu.

Wiesz że platformowy to głupek i jego pytania należy zlewać bo z reguły
trolluje?


--
AlexY
http://faq.enter.net.pl/simple-polish.html
http://www.pg.gda.pl/~agatek/netq.html

AlexY
Guest

Sun Apr 24, 2016 1:53 pm   



platformowe głupki pisze:
Quote:
zmierzam do tego, że producenci musieli coś zrobić aby nie było
problemów - pytanie jak?

jak podasz na bramkę 2,5V to podejrzewam, że wszystkie dalsze bramki też
będą miały na wyjściach 2,5V... jak to z NOTów cemosa...

Jakie podejrzewam, nie potrafisz sprawdzić? Za jakieś 200zł mogę ci
wyprodukować film dokumentujący zachowanie bramki logicznej w pełnym
zakresie napięcia.


--
AlexY
http://faq.enter.net.pl/simple-polish.html
http://www.pg.gda.pl/~agatek/netq.html

Grzegorz Niemirowski
Guest

Sun Apr 24, 2016 6:52 pm   



platformowe głupki <NOSPAMtestowanije@go2.pl> napisał(a):
Quote:
zmierzam do tego, że producenci musieli coś zrobić aby nie było
problemów - pytanie jak?
jak podasz na bramkę 2,5V to podejrzewam, że wszystkie dalsze bramki też
będą miały na wyjściach 2,5V... jak to z NOTów cemosa...

Napięcia bliskie napięciu przełączenia mogą być kłopotliwe, ale nie
rozpropagują się w ten sposób. Poza tym są układy z histerezą.

--
Grzegorz Niemirowski
http://www.grzegorz.net/
OE PowerTool i Outlook Express: http://www.grzegorz.net/oe/
Uptime: 32 days, 20 hours, 48 minutes and 24 seconds

Ghost
Guest

Sun Apr 24, 2016 9:23 pm   



Użytkownik "platformowe głupki" napisał w wiadomości grup
dyskusyjnych:nfgjrs$6s2$2@node2.news.atman.pl...

Quote:
to tak jakby podać na wejście cmosa 2,5V...

wtedy wybuchnie

Waldek Hebisch
Guest

Sun Apr 24, 2016 9:24 pm   



platformowe g?upki <NOSPAMtestowanije@go2.pl> wrote:
Quote:
pyta?em o to, pytam ponownie, bo nie by?o odpowiedzi...

jak to jest zrobione, ?e w uk?adach cyfrowych nigdy nie zdarza si?
jakie? zblokowanie po wyst?pieniu napi?cia prze??czaj?cego na jakim?
wej?ciu w momencie kt?rego wyst?pienia pojawia si? te? jaki? zegar?

czyli dlaczego w momencie gdy sygna? jest analizowany nie ma obaw o
zawieszenie uk?adu cyfrowego stanem przej?ciowym napi?cia?

Obawy sa i trzeba z tym walczyc. W ukladzie synchrnicznym
zbocze zegara pojawia sie kiedy wszystkie stany na
wejsciach sa ustalone. Nastepne zbocze zegara przychodzi
dopiero kiedy zmiany po poprzednim zdaza sie rozpropagowac.
Tak ze wewnatrz dobrze zaprojektowanego ukladu synchronicznego
nie ma problemu. Jest problem gdy sygnal przychodzi z
zewnatrz np. z ukladu taktowanego niezaleznym zegarem.
Teoretycznie problem jest nierozwiazalny, tzn. instnieje
szansa ze uklad pozostanie w jakims dziwnym stanie posrdnim
przez dlugi czas. W praktyce zadowala sie tym ze prawdopodobienstwo
pojawienia sie problematycznego stanu jest dostatecznie male
(powiedzmy wartosc oczekiwana liczby przeklaman jest mniejsza
niz raz na 100 lat). W uC z zegarem powiedzmy 50 MHz okres
zegara to 20 ns. uC zwykle projektuje sie tak zeby w okresie
zegara sygnal zdazyl przejsc przez 20 bramek. Czyli dla
50 MHz uC czas propagacji bramki powinen byc 1ns lub lepiej.
Klopotliwy punkt jest w okolicy polowy napiecia zasilajacego,
na odcinku rzedu kilku procent napiecia zasilajacego. Dla
bramki 1ns sygnal przechodzi ten odcinek przez cos rzedu
50 ps. Szans ze trafisz w ten 50 ps odcinek w okresie 20ns
jet mala, ale wystarczajco duza zeby zaobserwowac problemy.
Dlatego dodaje sie synchronizatory: 2-3 przerzutniki D
polaczone w lancuszek. Po narastajacym zboczu zegara
pierwsza polowa przerzutnika D zachowuje sie jak dwa negatory
polaczone w petle. Jak pominesz szum to teoretycznie poblizu
polowy napiecia zasilania masz punkt staly, tzn. napiecie ktore
powinno pozostac takie samo nieskonczenie dlugo. Ale mala
odchylka bedzie wzmacniana i po kilku-kilkudziesieciu czasach
propagacji stan sie ustali na wysoki lub niski. Szum to troche
komplikuje, ale oznacza ze naprawde nie ma puktu stalego: jak
poczekasz dostatecznie dlugo to w koncu dostaniesz zero albo
jedynke. W efekcie, nawet jak masz polowke napiecia
zasilania na wejsciu to jest spora szansa ze w trakcie 10 ns
stan pierwszej polowki przerzutnika D sie ustali. Jak nie
to jest zabawa w drugiej polowce. Jak tan sie nie ustali
to mamy drugi przerzutnik. W kazdym ogniwem tego lanczuszka
mocno spada szansa ze na wyjsciu pojawi sie stan nieustalony.
Producentom wyszlo ze 2-3 przerzutniki wystarcza...

P.S. Po angielsku to jest metastability i o tym sporo sie
pisze. Po polsku google tez troche znajduje.


--
Waldek Hebisch

Guest

Sun Apr 24, 2016 9:44 pm   



Może w tym tekście znajdziesz odpowiedź
http://mikrokontrolery.blogspot.com/2011/04/jak-mikrokontroler-widzi-sygnal-cyfrowy.html

--
bajcik

Goto page 1, 2  Next

elektroda NewsGroups Forum Index - Elektronika Polska - Jak unikać zablokowania układów cyfrowych przy przełączaniu sygnałów zegara?

NOWY TEMAT

Regulamin - Zasady uzytkowania Polityka prywatnosci Kontakt RTV map News map