NOWY TEMAT
elektroda NewsGroups Forum Index - Elektronika Polska - Jak dobrać bufor do sygnału zegarowego 40 MHz 5V dla przetwornika AD i FPGA 2.5V?
pgw
Guest
Guest
Wed Sep 19, 2007 1:05 pm
Witam
Mam przetwornik AD ktory musze taktowac sygnałem 40MHz 5V. Zalecane jest
aby sygnal najpierw byl buforowany przez chociazby jakals bramke.
Czy moglby ktos mi polecic jakis uklad ktory by sie nadawal no i bylby do
kupienia.
No i druga sprawa z tym zwiazana. Ten sam sygnał zegara musze doprowadzic
również do FPGA, jednak porty FPGA są w logice 2.5V. Moge to chyba zrobic
wstawiając szeregowo rezystor jednak czy nie bedzie to miało jakiegoś
dodatkowego wpływu na sygnał?
--
PGW
abert zielonka
Guest
Guest
Wed Sep 19, 2007 2:38 pm
On 19 Sep., 14:05, pgw <"SwietyMikolaj["@]poczta.onet.pl> wrote:
Quote:
Witam
Mam przetwornik AD ktory musze taktowac sygnałem 40MHz 5V. Zalecane jest
aby sygnal najpierw byl buforowany przez chociazby jakals bramke.
Czy moglby ktos mi polecic jakis uklad ktory by sie nadawal no i bylby do
kupienia.
No i druga sprawa z tym zwiazana. Ten sam sygnał zegara musze doprowadzic
również do FPGA, jednak porty FPGA są w logice 2.5V. Moge to chyba zrobic
wstawiając szeregowo rezystor jednak czy nie bedzie to miało jakiegoś
dodatkowego wpływu na sygnał?
Mam przetwornik AD ktory musze taktowac sygnałem 40MHz 5V. Zalecane jest
aby sygnal najpierw byl buforowany przez chociazby jakals bramke.
Czy moglby ktos mi polecic jakis uklad ktory by sie nadawal no i bylby do
kupienia.
No i druga sprawa z tym zwiazana. Ten sam sygnał zegara musze doprowadzic
również do FPGA, jednak porty FPGA są w logice 2.5V. Moge to chyba zrobic
wstawiając szeregowo rezystor jednak czy nie bedzie to miało jakiegoś
dodatkowego wpływu na sygnał?
Nie bardzo rozumiem jak szeregowy rezystor ma skonwertowac z 5V na
2.5V?
A nawet gdyby - oczywisce ze wplynie, zbocza zrobia sie wolniejsze,
faza
sygnalu przesunie itd. Zapomniales tez o jeszcze jednym problemie -
jesli
zwyczajnie wrzucisz bramke na "galaz" przekazujaca sygnal zegarowy do
ADC
bedzeisz mial rozne fazy sygnalu zegaroweogo na ADC i FPGA - 40MHz to
nie tak duzo - ale jesli tego nie uwzglednisz mozesz miec przeklamania
w
danych (nie zapomnij tez o tym ze sygnal leci po sciezce ze skonczona
szybkoscia - 40MHz to wprawdzie 7.5metra na okres ale...).
To czego potrzebujesz to "Zero Delay Clock buffer" (zapytaj google).
Zla wiadomosc - taki uklad moze nie byc latwy do zdobycia, dobra -
nowoczesne
FPGA maja czesto wewnetrz bloczki do manipulowania zegarem (W
xilinxowych
nazywa sie sie to AFAIR "Clock managment block") - mozna na nich
kompensowac
przesuniecia fazowe, powielac, dzielic czestotliowosc itp. Warto
poczytac
dokumentacje
Pozdrawiam
GRG
MT
Guest
Guest
Wed Sep 19, 2007 4:51 pm
Pericom
http://www.pericom.com/products/timing/clock/function.php?functionID=19
plus tej firmy jest taki ze podaje odpowiedniki innych firm .
pgw
Guest
Guest
Wed Sep 19, 2007 7:14 pm
abert zielonka wrote:
Quote:
On 19 Sep., 14:05, pgw <"SwietyMikolaj["@]poczta.onet.pl> wrote:
Witam
Mam przetwornik AD ktory musze taktowac sygnałem 40MHz 5V. Zalecane jest
aby sygnal najpierw byl buforowany przez chociazby jakals bramke.
Czy moglby ktos mi polecic jakis uklad ktory by sie nadawal no i bylby do
kupienia.
No i druga sprawa z tym zwiazana. Ten sam sygnał zegara musze doprowadzic
również do FPGA, jednak porty FPGA są w logice 2.5V. Moge to chyba zrobic
wstawiając szeregowo rezystor jednak czy nie bedzie to miało jakiegoś
dodatkowego wpływu na sygnał?
Nie bardzo rozumiem jak szeregowy rezystor ma skonwertowac z 5V na
2.5V?
Witam
Mam przetwornik AD ktory musze taktowac sygnałem 40MHz 5V. Zalecane jest
aby sygnal najpierw byl buforowany przez chociazby jakals bramke.
Czy moglby ktos mi polecic jakis uklad ktory by sie nadawal no i bylby do
kupienia.
No i druga sprawa z tym zwiazana. Ten sam sygnał zegara musze doprowadzic
również do FPGA, jednak porty FPGA są w logice 2.5V. Moge to chyba zrobic
wstawiając szeregowo rezystor jednak czy nie bedzie to miało jakiegoś
dodatkowego wpływu na sygnał?
Nie bardzo rozumiem jak szeregowy rezystor ma skonwertowac z 5V na
2.5V?
W dokumentacji Cyclone2 jest napisane jak to zrobic dla Vin=5V i Vio=3.3V
Quote:
A nawet gdyby - oczywisce ze wplynie, zbocza zrobia sie wolniejsze,
faza
sygnalu przesunie itd. Zapomniales tez o jeszcze jednym problemie -
jesli
zwyczajnie wrzucisz bramke na "galaz" przekazujaca sygnal zegarowy do
ADC
bedzeisz mial rozne fazy sygnalu zegaroweogo na ADC i FPGA - 40MHz to
nie tak duzo - ale jesli tego nie uwzglednisz mozesz miec przeklamania
w danych
faza
sygnalu przesunie itd. Zapomniales tez o jeszcze jednym problemie -
jesli
zwyczajnie wrzucisz bramke na "galaz" przekazujaca sygnal zegarowy do
ADC
bedzeisz mial rozne fazy sygnalu zegaroweogo na ADC i FPGA - 40MHz to
nie tak duzo - ale jesli tego nie uwzglednisz mozesz miec przeklamania
w danych
Dobra uwaga
--
PGW
pgw
Guest
Guest
Wed Sep 19, 2007 8:07 pm
MT wrote:
Quote:
Pericom
http://www.pericom.com/products/timing/clock/function.php?functionID=19
plus tej firmy jest taki ze podaje odpowiedniki innych firm .
http://www.pericom.com/products/timing/clock/function.php?functionID=19
plus tej firmy jest taki ze podaje odpowiedniki innych firm .
Gdzie te odpowiedniki sa podane?
--
PGW
MT
Guest
Guest
Wed Sep 19, 2007 9:59 pm
Product Cross Reference
"W oponki tez nadmuchac?"
Greg(G.Kasprowicz)
Guest
Guest
Wed Sep 19, 2007 10:23 pm
Quote:
Mam przetwornik AD ktory musze taktowac sygnałem 40MHz 5V. Zalecane jest
aby sygnal najpierw byl buforowany przez chociazby jakals bramke.
Czy moglby ktos mi polecic jakis uklad ktory by sie nadawal no i bylby do
kupienia.
przelicz jaki jitter musi spelniac zegar byc zamaist deklarowanych 12 bitow
aby sygnal najpierw byl buforowany przez chociazby jakals bramke.
Czy moglby ktos mi polecic jakis uklad ktory by sie nadawal no i bylby do
kupienia.
przelicz jaki jitter musi spelniac zegar byc zamaist deklarowanych 12 bitow
nie dostal 5 efektywnych
wielu to zagadnienie olewa i sie potem dziwi czemu m uADC szumi na 8 biach z
12 dostpnych
na zwyklym oscylatorze zapomnij o 12 bitach i 20MHz pasma..
musisz uzyc przynajmnie jtaki o jitterze 5ps rms, inaczej nie ma sensu dawac
takeigo ADC
sa gotowe scalaka do dystrybuicji zegara, robi je np ADI oraz Maxim, czesto
integruja PLL.
Grzechem smiertelnym jest pedzenie szybkiego ADC z PLLa wbudowanego w FPGA.
Tam jitter moze siegnac 300ps, robiac przy tych 40MHz z przetowrnika 12 bit
ledwie 5 bitowy:)
wartosci podaje na oko:)
Quote:
No i druga sprawa z tym zwiazana. Ten sam sygnał zegara musze doprowadzic
również do FPGA, jednak porty FPGA są w logice 2.5V. Moge to chyba zrobic
wstawiając szeregowo rezystor jednak czy nie bedzie to miało jakiegoś
dodatkowego wpływu na sygnał?
mozesz dac rezystor, zajrzyj do datasheeta. Byc moze mozna wlaczyc szybka
diode klampujaca jak dla PCI.
Jednakze dla zegara dalbym jakis zmyslniejszy konwerter, lub przynajmnie
jskompensowany czestotliwosciowo dzielnik RC
pgw
Guest
Guest
Wed Sep 19, 2007 11:30 pm
Greg(G.Kasprowicz) wrote:
Quote:
przelicz jaki jitter musi spelniac zegar byc zamaist deklarowanych 12 bitow
nie dostal 5 efektywnych
wielu to zagadnienie olewa i sie potem dziwi czemu m uADC szumi na 8 biach z
12 dostpnych
na zwyklym oscylatorze zapomnij o 12 bitach i 20MHz pasma..
nie dostal 5 efektywnych
wielu to zagadnienie olewa i sie potem dziwi czemu m uADC szumi na 8 biach z
12 dostpnych
na zwyklym oscylatorze zapomnij o 12 bitach i 20MHz pasma..
Masz na mysli oscylator taki czteronozkowy?
W moim przypadku pasmo to 1MHz jest to przetwornik z nadprobkowaniem.
Quote:
musisz uzyc przynajmnie jtaki o jitterze 5ps rms, inaczej nie ma sensu dawac
takeigo ADC
sa gotowe scalaka do dystrybuicji zegara, robi je np ADI oraz Maxim, czesto
integruja PLL.
Grzechem smiertelnym jest pedzenie szybkiego ADC z PLLa wbudowanego w FPGA.
Tam jitter moze siegnac 300ps, robiac przy tych 40MHz z przetowrnika 12 bit
ledwie 5 bitowy:)
wartosci podaje na oko:)
No i druga sprawa z tym zwiazana. Ten sam sygnał zegara musze doprowadzic
również do FPGA, jednak porty FPGA są w logice 2.5V. Moge to chyba zrobic
wstawiając szeregowo rezystor jednak czy nie bedzie to miało jakiegoś
dodatkowego wpływu na sygnał?
mozesz dac rezystor, zajrzyj do datasheeta. Byc moze mozna wlaczyc szybka
diode klampujaca jak dla PCI.
Jednakze dla zegara dalbym jakis zmyslniejszy konwerter, lub przynajmnie
jskompensowany czestotliwosciowo dzielnik RC
takeigo ADC
sa gotowe scalaka do dystrybuicji zegara, robi je np ADI oraz Maxim, czesto
integruja PLL.
Grzechem smiertelnym jest pedzenie szybkiego ADC z PLLa wbudowanego w FPGA.
Tam jitter moze siegnac 300ps, robiac przy tych 40MHz z przetowrnika 12 bit
ledwie 5 bitowy:)
wartosci podaje na oko:)
No i druga sprawa z tym zwiazana. Ten sam sygnał zegara musze doprowadzic
również do FPGA, jednak porty FPGA są w logice 2.5V. Moge to chyba zrobic
wstawiając szeregowo rezystor jednak czy nie bedzie to miało jakiegoś
dodatkowego wpływu na sygnał?
mozesz dac rezystor, zajrzyj do datasheeta. Byc moze mozna wlaczyc szybka
diode klampujaca jak dla PCI.
Jednakze dla zegara dalbym jakis zmyslniejszy konwerter, lub przynajmnie
jskompensowany czestotliwosciowo dzielnik RC
Chyba jednak wstawie generator 3.3V wtedy bede mogl taktowac i ADC i FPGA.
--
PGW
pgw
Guest
Guest
Wed Sep 19, 2007 11:32 pm
MT wrote:
Quote:
Product Cross Reference
"W oponki tez nadmuchac?"
"W oponki tez nadmuchac?"
No naprawde tego nie zauwazylem.
Nie denerwuj sie :)
--
PGW
Greg(G.Kasprowicz)
Guest
Guest
Thu Sep 20, 2007 8:19 am
Quote:
Masz na mysli oscylator taki czteronozkowy?
W moim przypadku pasmo to 1MHz jest to przetwornik z nadprobkowaniem.
no to policz sobie wymagany jitter dla 1MHz
zdziwisz sie
pgw
Guest
Guest
Thu Sep 20, 2007 12:50 pm
Greg(G.Kasprowicz) wrote:
Quote:
Masz na mysli oscylator taki czteronozkowy?
W moim przypadku pasmo to 1MHz jest to przetwornik z nadprobkowaniem.
no to policz sobie wymagany jitter dla 1MHz
zdziwisz sie
No ok ale naprawde te generatory kwarcowe sa takie kiepskie (z tych
tanich).
Faktycznie rzadko ktory ma dokumentacje, a jedyna informacje jaka podaja
to ppm ale to chyba niestabilnosc dlugookresowa.
--
PGW
Jerry1111
Guest
Guest
Sat Sep 22, 2007 10:29 pm
pgw wrote:
Quote:
Greg(G.Kasprowicz) wrote:
Masz na mysli oscylator taki czteronozkowy?
W moim przypadku pasmo to 1MHz jest to przetwornik z nadprobkowaniem.
no to policz sobie wymagany jitter dla 1MHz
zdziwisz sie
No ok ale naprawde te generatory kwarcowe sa takie kiepskie (z tych
tanich).
Faktycznie rzadko ktory ma dokumentacje, a jedyna informacje jaka podaja
to ppm ale to chyba niestabilnosc dlugookresowa.
Masz na mysli oscylator taki czteronozkowy?
W moim przypadku pasmo to 1MHz jest to przetwornik z nadprobkowaniem.
no to policz sobie wymagany jitter dla 1MHz
zdziwisz sie
No ok ale naprawde te generatory kwarcowe sa takie kiepskie (z tych
tanich).
Faktycznie rzadko ktory ma dokumentacje, a jedyna informacje jaka podaja
to ppm ale to chyba niestabilnosc dlugookresowa.
Dla prockow/fpga jest OK, ale jak zechcesz (nie daj Boze) pogonic cos
czulego na jitter to sie wczytasz w PDF i... i wyjdzie ze w srodku
siedzi DDS
Tak sie na generatorach Epsona sparzylem. Znaczy dalej ich uzywam bo
fajne, tylko nie do wszystkiego.
--
Jerry1111
elektroda NewsGroups Forum Index - Elektronika Polska - Jak dobrać bufor do sygnału zegarowego 40 MHz 5V dla przetwornika AD i FPGA 2.5V?