NOWY TEMAT
elektroda NewsGroups Forum Index - Elektronika Polska - Szukam darmowego translatory do konwersji Verilog do VHDL oraz pomocy przy funkcji delta
papatka
Guest
Guest
Mon Mar 03, 2008 4:58 pm
witam.
mam maly problem z przetłumaczeniem veriloga na vhdl. nie rozumiem po prostu
składni veriloga tak do konca. czy sa jakies translatory darmowe?
a moze ktos pomoze w tym:
function [7:0] delta;
input [7:0] b; delta={b[6:0],1'b0}^(8'h1b&{8{b[7]}});
endfunction
zapiszcie mi to w VHDL-u jesli moge prosic
Greg(G.Kasprowicz)
Guest
Guest
Tue Mar 04, 2008 10:54 am
Quote:
składni veriloga tak do konca. czy sa jakies translatory darmowe?
sa, kiedys spotkalem nawet jeden webowy
sa, kiedys spotkalem nawet jeden webowy
jest tez taki jeden, co tlumaczy, ale nie umozliwia zapisu do pliku.
Do celow pogladowych wystarczy
[g.d.]
Guest
Guest
Tue Mar 04, 2008 5:42 pm
papatka <papatka@papatka.null> napisał(a):
Quote:
witam.
mam maly problem z przetłumaczeniem veriloga na vhdl. nie rozumiem po
prostu
składni veriloga tak do konca. czy sa jakies translatory darmowe?
mam maly problem z przetłumaczeniem veriloga na vhdl. nie rozumiem po
prostu
składni veriloga tak do konca. czy sa jakies translatory darmowe?
Faktycznie masz problem i ten z przetlumaczeniem to pikuś z porównaniu...
Quote:
a moze ktos pomoze w tym:
function [7:0] delta;
input [7:0] b; delta={b[6:0],1'b0}^(8'h1b&{8{b[7]}});
endfunction
zapiszcie mi to w VHDL-u jesli moge prosic :-)
function [7:0] delta;
input [7:0] b; delta={b[6:0],1'b0}^(8'h1b&{8{b[7]}});
endfunction
zapiszcie mi to w VHDL-u jesli moge prosic :-)
No problem, zawsze chętnie pomagam kolegom z branży, którym nie chce sie
zaglądać do książek.
function delta(input : in std_logic_vector) return std_logic_vector is
variable result : std_logic_vector(7 downto 0);
begin
result := (input(6 downto 0) & '0') xor (X"1b" and (input(7) & input(7) &
input(7) & input(7) & input(7) & input(7) & input(7) & input(7)));
return result;
end delta;
Korzystaj, na zdrowie :-DDDDDDDDDDD
--
Wysłano z serwisu Usenet w portalu Gazeta.pl -> http://www.gazeta.pl/usenet/
papatka
Guest
Guest
Tue Mar 04, 2008 7:04 pm
"[g.d.]" <g_d@NOSPAM.gazeta.pl> wrote in message
news:fqjra8$ljd$1@inews.gazeta.pl...
Quote:
papatka <papatka@papatka.null> napisał(a):
No problem, zawsze chętnie pomagam kolegom z branży, którym nie chce sie
zaglądać do książek.
function delta(input : in std_logic_vector) return std_logic_vector is
variable result : std_logic_vector(7 downto 0);
begin
result := (input(6 downto 0) & '0') xor (X"1b" and (input(7) & input(7)
&
input(7) & input(7) & input(7) & input(7) & input(7) & input(7)));
return result;
end delta;
Korzystaj, na zdrowie :-DDDDDDDDDDD
No problem, zawsze chętnie pomagam kolegom z branży, którym nie chce sie
zaglądać do książek.
function delta(input : in std_logic_vector) return std_logic_vector is
variable result : std_logic_vector(7 downto 0);
begin
result := (input(6 downto 0) & '0') xor (X"1b" and (input(7) & input(7)
&
input(7) & input(7) & input(7) & input(7) & input(7) & input(7)));
return result;
end delta;
Korzystaj, na zdrowie :-DDDDDDDDDDD
dzieki :-)
Mnie chodziło tylko o to 8{b[7] z tymi nawiasami klamrowymi
jakieś to
pokrętne
papatka
Guest
Guest
Tue Mar 04, 2008 8:15 pm
"[g.d.]" <g_d@NOSPAM.gazeta.pl> wrote in message
news:fqjra8$ljd$1@inews.gazeta.pl...
Jeśli ci nie zawracam głowy to jeszcze poproszę o to:-)
always @(posedge clk) wynik <= #1 flaga ? data_in1 ^ data_in2 : costam_xx;
co to jest to dwukropek costam_xx ?
Zapisz mi to xorowanie jako normalny proces vhdl-owy
dzieki
MH
Guest
Guest
Wed Mar 05, 2008 2:48 am
Quote:
witam.
mam maly problem z przetłumaczeniem veriloga na vhdl. nie rozumiem po prostu
składni veriloga tak do konca. czy sa jakies translatory darmowe?
a moze ktos pomoze w tym:
function [7:0] delta;
input [7:0] b; delta={b[6:0],1'b0}^(8'h1b&{8{b[7]}});
endfunction
zapiszcie mi to w VHDL-u jesli moge prosic :-)
mam maly problem z przetłumaczeniem veriloga na vhdl. nie rozumiem po prostu
składni veriloga tak do konca. czy sa jakies translatory darmowe?
a moze ktos pomoze w tym:
function [7:0] delta;
input [7:0] b; delta={b[6:0],1'b0}^(8'h1b&{8{b[7]}});
endfunction
zapiszcie mi to w VHDL-u jesli moge prosic :-)
W Webpack'u masz translator w każdą stronę języków VHDL/VERILOG/ABEL.
MH
--
Wysłano z serwisu OnetNiusy: http://niusy.onet.pl
Artur M. Piwko
Guest
Guest
Wed Mar 05, 2008 8:41 am
In the darkest hour on Tue, 4 Mar 2008 20:15:34 +0100,
papatka <papatka@papatka.null> screamed:
Quote:
Jeśli ci nie zawracam głowy to jeszcze poproszę o to:-)
always @(posedge clk) wynik <= #1 flaga ? data_in1 ^ data_in2 : costam_xx;
co to jest to dwukropek costam_xx ?
always @(posedge clk) wynik <= #1 flaga ? data_in1 ^ data_in2 : costam_xx;
co to jest to dwukropek costam_xx ?
Ternary operator. http://en.wikipedia.org/wiki/%3F:
Quote:
Zapisz mi to xorowanie jako normalny proces vhdl-owy
;)
--
[ Artur M. Piwko : Pipen : AMP29-RIPE : RLU:100918 : From == Trap! : SIG:238B ]
[ 08:42:01 user up 11637 days, 20:37, 1 user, load average: 0.36, 0.18, 0.12 ]
I never forget a face, but in your case I'll be glad to make an exception.
elektroda NewsGroups Forum Index - Elektronika Polska - Szukam darmowego translatory do konwersji Verilog do VHDL oraz pomocy przy funkcji delta