HDL vs Schemat: Które podejście lepsze dla n-bitowego sumatora w FPGA?

Sat Mar 09, 2013 4:46 am   

Przykładowo, mamy do zaprojektowania n-bitowy sumator C:=A+B i trza go
wlepić do FPGA. Można się bawić w schemat, siedzieć 'ładne' kilka dni,
coby coś takiego zaprojektować. Tymczasem w VHDL piszemy C<=A+B; .
Resztę robi za nas narzędzie. I Gitara!!

Podobnież projektowanie maszynek Moore'a , Mealy'ego. Łatwo i szybko
się pisze, łatwo się czyta. Zaś HDL górą nad schematem !!

Natomiast, wyobraźmy sobie projekt wykorzystujący różnego rodzaju
"czarne skrzynki", przejrzyście opisane w VHDL/Verilog. Jeżeli jest to
namalowane na głównym schemacie (top schematics), połączenia między
tymi 'puszkami', to w parę minut jesteśmy w stanie ogarnąć jak
urządzenie działa.

Tymczasem... Coraz częściej dostaje się do łapy projekty, a to "do
rozwoju", a to do poprawki, bo NIE DZIAŁA!!
Top napisany w strukturalnym HDL. Najpierw 2-3 dni pierdzielenia się z
rozmalowaniem na schemat (automatyczne tłumaczki są do dupy!!), a
potem 3-4 minuty coby to ogarnąć.

BARDZO sobie cenię HDL i narzędzia implementacyjne, ale nie dajmy się
zwariować... Jakie jest Wasze zdanie?

Sat Mar 09, 2013 9:44 am   

Dlatego w środowisku Altium Designer, arkusz Top zawsze musi być w postaci
schematu... :)

MiSter

Sun Mar 10, 2013 12:04 pm   

W dniu 2013-03-09 03:46, Stachu Chebel pisze:


Z góry napiszę, że logiką programowalną zajmuję się baaaardzo
okazjonalnie, więc moje zdanie jest zdaniem amatora w tej sprawie.

Oczywiście mam podobne zdanie: do łączenia modułów w całość wolę
schemat, zarówno jako twórca, jak i konsument czyjegoś dzieła.

Ale widzę takie zalety HDL nad schematem:
1. Schematu nie da się (lub znacznie ciężej) parametryzować, chociaż
parametryzacja znacznie bardziej przydaje się do tworzenia bloczków niż
do spinania modułów.
2. W rzadkich przypadkach łatwiej wygenerować i pospinać jakieś
regularne twory (powielenia, kaskady) w sposób algorytmiczny.
3. Schemat znacznie gorzej współpracuje z systemami kontroli wersji.

pzdr
mk