Pszemol
Guest
Mon Aug 18, 2008 5:41 pm
W oryginalnej instrukcji u Nationala
http://cache.national.com/ds/DC/ADCS7476.pdf na stronie 11 nieco jest
namieszane jak ma wyglądać ramka danych z ADCS7477. Jest to 10-bitowy
przetwornik analog-cyfra, a więc 6 bitów z 16 nie używa, są tam zawsze zera.
Pytanie brzmi - które 6?

Na obrazku pokazują nam trzy zera wiodące i
podpisują "4 leading zeroes"

Z prawej strony obrazka jest jak byk że są
tylko dwa zera na końcu, a więc czy są dwa? NIE!
Tu jest zrzuta z analizatora logicznego na której widać, że mój chip
(oznaczenie na kostce X02A) wysyła 3 zera z przodu i 3 z tyłu w 16-bitowej
ramce danych:
http://www.voila.pl/396/rsvid
Sygnał SPI_DI na obrazku to wejście danych do mojego procesora z
przetwornika. SPI_DO to wyjscie danych z procesora, czyli to co wysyłam w
stronę przetwornika. Komunikacja idzie tylko w jedną stronę (tylko odczyt z
przetwornika), przetwornik olewa to co ja wysyłam, więc użyłem moje wyjście
danych do wysłania 0xE007 jako punkt odniesienia do łatwego oglądania
przebiegu na oscyloskopie i aby upewnić się czy prawidłowo interpretuję
polaryzację sygnału zegarowego (SPI_CLK).
I jak tu wierzyć datashitom? Nawet renomowany National publikuje bzdury

)
Dykus
Guest
Mon Aug 18, 2008 10:40 pm
Witam,
Dnia 18.08.08 (poniedziałek), 'Pszemol' napisał(a):
Quote:
Tu jest zrzuta z analizatora logicznego na której widać, że mój chip
(oznaczenie na kostce X02A) wysyła 3 zera z przodu i 3 z tyłu w 16-bitowej
ramce danych:
http://www.voila.pl/396/rsvid
Jeżeli poprawna wartość SPI_DI jest przy opadającym zboczu SPI_CK (a tak
jest wg dokumentacji) to ja widzę z tyłu (tzn. z prawej:) tylko 2 zera. A z
przodu (z lewej:) powinny być cztery, ale:
"If instead the first SCLK edge after CS goes low is a
falling edge, the first leading zero may not be set up in time
for a microprocessor or DSP to read it correctly. The remain-
ing data bits are still clocked out on the falling edges of SCLK."
Nie wiem czy dobrze rozumiem powyższe, ale może to jest powodem? :)
To by wyjaśniało, dlaczego na str. 11 to pierwsze zero (Z3) zarysowali tak
koślawo... ;)
--
Pozdrawiam,
Dykus.
Pszemol
Guest
Wed Aug 20, 2008 2:47 pm
"Dykus" <dykus.grupy@spam.wp.pl> wrote in message
news:1mn8jp32nudx2$.lu78leobre8a$.dlg@40tude.net...
Quote:
Witam,
Dnia 18.08.08 (poniedziałek), 'Pszemol' napisał(a):
Tu jest zrzuta z analizatora logicznego na której widać, że mój chip
(oznaczenie na kostce X02A) wysyła 3 zera z przodu i 3 z tyłu w
16-bitowej
ramce danych:
http://www.voila.pl/396/rsvid
Jeżeli poprawna wartość SPI_DI jest przy opadającym zboczu SPI_CK (a tak
jest wg dokumentacji) to ja widzę z tyłu (tzn. z prawej:) tylko 2 zera.
No kurde masz rację
Nie wiem jak ja to liczyłem - chyba liczyłem narastające zbocza :-)
Quote:
A z przodu (z lewej:) powinny być cztery, ale:
"If instead the first SCLK edge after CS goes low is a
falling edge, the first leading zero may not be set up in time
for a microprocessor or DSP to read it correctly. The remain-
ing data bits are still clocked out on the falling edges of SCLK."
Nie wiem czy dobrze rozumiem powyższe, ale może to jest powodem?
Ciekawe jest to, że piszą o tym jak dane są taktowane opadającym zboczem a
tu okazuje się, że właśnie braknie czasu gdy pierwsze zbocze jest właśnie
opadające... Zresztą ja nie mam problemów z pierwszym zerem bo ono tam
jest...
Quote:
To by wyjaśniało, dlaczego na str. 11 to pierwsze zero (Z3) zarysowali tak
koślawo...
Jak by tam zmieścili takie malutkie "z3" to jeszcze bym uwierzył, ale bez
tego to obrazek bardzo mylący, żeby nie powiedzieć śmieszny.
No nic - fajnie że odpisałeś bo samotnie czasem się do głupich wniosków
dochodzi a w kupie raźniej