NOWY TEMAT
elektroda NewsGroups Forum Index - Elektronika Polska - Kwarc 80MHz w FPGA: PLL vs bezpośrednie zasilanie - która opcja bardziej stabilna?
Pszemol
Guest
Guest
Fri Jun 05, 2009 7:55 pm
Załóżmy że interesuje Was uzyskanie stabilnego przebiegu zegarowego
80.0000MHz
Pracujecie z FPGA i taktujecie tym zegarem zatrzaski zbierające dane i CPU.
Pracujemy z oscylatorem kwarcowym w standardzie +/-50ppm bez termostatu:
http://www.ctscorp.com/components/Datasheets/008-0256-0_F.pdf
Macie do wyboru dwie opcje:
1. zasilić procesor i FPGA z zatrzaskami bezpośrednio z kwarca/oscylatora
80MHz.
2. wpuścić do FPGA sygnał z kwarca 10MHz i pomnożyć go wewnątrz FPGA na PLL.
Która opcja lepsza i dlaczego? Na pierwszy rzut oka opcja z PLL ma dodatkowe
komponenty wnoszące jitter, wahania temperaturowe, więc powinna być gorsza.
Ale wersja z PLL pracuje z powolniejszym kwarcem, to powinno pomóc?
Filip Ozimek
Guest
Guest
Fri Jun 05, 2009 8:08 pm
Pszemol pisze:
Quote:
Która opcja lepsza i dlaczego? Na pierwszy rzut oka opcja z PLL ma
dodatkowe
komponenty wnoszące jitter, wahania temperaturowe, więc powinna być gorsza.
Ale wersja z PLL pracuje z powolniejszym kwarcem, to powinno pomóc?
dodatkowe
komponenty wnoszące jitter, wahania temperaturowe, więc powinna być gorsza.
Ale wersja z PLL pracuje z powolniejszym kwarcem, to powinno pomóc?
Zależy od pętli fazowej wewnątrz FPGA. Jeśli VCO ma duże szumy fazowe i
filtr w pętli fazowej jest wąski, to wynikowy zegar będzie gorszy.
Myślę, że zegar bezpośrednio z generatora 80 MHz może być lepszy niż
powielanie. Mierzyłem kiedyś taki
http://www.tme.eu/generator-kwarcowy-smd-7x5mm-80mhz-5v-rakon/arts/pl/a09/cfps-73-4m.html
generator (80 MHz) i miał przyzwoite szumy fazowe.
--
Filip.
J.F.
Guest
Guest
Fri Jun 05, 2009 8:23 pm
On Fri, 5 Jun 2009 13:55:04 -0500, Pszemol wrote:
Quote:
Załóżmy że interesuje Was uzyskanie stabilnego przebiegu zegarowego
80.0000MHz
Pracujecie z FPGA i taktujecie tym zegarem zatrzaski zbierające dane i CPU.
Pracujemy z oscylatorem kwarcowym w standardzie +/-50ppm bez termostatu:
http://www.ctscorp.com/components/Datasheets/008-0256-0_F.pdf
Która opcja lepsza i dlaczego? Na pierwszy rzut oka opcja z PLL ma dodatkowe
komponenty wnoszące jitter, wahania temperaturowe, więc powinna być gorsza.
80.0000MHz
Pracujecie z FPGA i taktujecie tym zegarem zatrzaski zbierające dane i CPU.
Pracujemy z oscylatorem kwarcowym w standardzie +/-50ppm bez termostatu:
http://www.ctscorp.com/components/Datasheets/008-0256-0_F.pdf
Która opcja lepsza i dlaczego? Na pierwszy rzut oka opcja z PLL ma dodatkowe
komponenty wnoszące jitter, wahania temperaturowe, więc powinna być gorsza.
Wahania temperaturowe beda tu bez znaczenia.
PLL polepsza stabilnosc jesli stabilnosc krotkokresowa wewnetrznego
generatora jest lepsza niz czestotliwosci odniesienia.
Na oko tu bedzie odwrotnie.
J.
Jerry1111
Guest
Guest
Sat Jun 06, 2009 1:53 pm
Pszemol wrote:
Quote:
Załóżmy że interesuje Was uzyskanie stabilnego przebiegu zegarowego
80.0000MHz
Pracujecie z FPGA i taktujecie tym zegarem zatrzaski zbierające dane i CPU.
Pracujemy z oscylatorem kwarcowym w standardzie +/-50ppm bez termostatu:
http://www.ctscorp.com/components/Datasheets/008-0256-0_F.pdf
Macie do wyboru dwie opcje:
1. zasilić procesor i FPGA z zatrzaskami bezpośrednio z
kwarca/oscylatora 80MHz.
2. wpuścić do FPGA sygnał z kwarca 10MHz i pomnożyć go wewnątrz FPGA na
PLL.
80.0000MHz
Pracujecie z FPGA i taktujecie tym zegarem zatrzaski zbierające dane i CPU.
Pracujemy z oscylatorem kwarcowym w standardzie +/-50ppm bez termostatu:
http://www.ctscorp.com/components/Datasheets/008-0256-0_F.pdf
Macie do wyboru dwie opcje:
1. zasilić procesor i FPGA z zatrzaskami bezpośrednio z
kwarca/oscylatora 80MHz.
2. wpuścić do FPGA sygnał z kwarca 10MHz i pomnożyć go wewnątrz FPGA na
PLL.
Jak chcesz uzyc oscylator bezposrednio, to musisz sobie cos dolozyc do
sprawdzania czy juz wystartowal (albo odpowiednio opoznic reset). Jak
uzyjesz PLL to sie to robi z wyjscia 'locked'.
Nigdy z PLL w Alterach nie mialem problemu.
Aha - chcesz miec 80.0000MHz (zakladam ze chcesz miec to z dokladnoscia
do 100Hz, co jest 1ppm), wiec z podanym oscylatorem to niemozliwe jest.
IMHO 50ppm z 80MHz to 4kHz.
--
Jerry1111
Pszemol
Guest
Guest
Sat Jun 06, 2009 9:01 pm
"Jerry1111" <jerry1111alwaysattackedbyspam@wp.pl.pl.wp> wrote in message
news:h0dot6$pqp$1@news.onet.pl...
Quote:
Pszemol wrote:
Załóżmy że interesuje Was uzyskanie stabilnego przebiegu zegarowego
80.0000MHz
Pracujecie z FPGA i taktujecie tym zegarem zatrzaski zbierające dane i
CPU.
Pracujemy z oscylatorem kwarcowym w standardzie +/-50ppm bez termostatu:
http://www.ctscorp.com/components/Datasheets/008-0256-0_F.pdf
Macie do wyboru dwie opcje:
1. zasilić procesor i FPGA z zatrzaskami bezpośrednio z kwarca/oscylatora
80MHz.
2. wpuścić do FPGA sygnał z kwarca 10MHz i pomnożyć go wewnątrz FPGA na
PLL.
Jak chcesz uzyc oscylator bezposrednio, to musisz sobie cos dolozyc do
sprawdzania czy juz wystartowal (albo odpowiednio opoznic reset). Jak
uzyjesz PLL to sie to robi z wyjscia 'locked'.
Nigdy z PLL w Alterach nie mialem problemu.
Załóżmy że interesuje Was uzyskanie stabilnego przebiegu zegarowego
80.0000MHz
Pracujecie z FPGA i taktujecie tym zegarem zatrzaski zbierające dane i
CPU.
Pracujemy z oscylatorem kwarcowym w standardzie +/-50ppm bez termostatu:
http://www.ctscorp.com/components/Datasheets/008-0256-0_F.pdf
Macie do wyboru dwie opcje:
1. zasilić procesor i FPGA z zatrzaskami bezpośrednio z kwarca/oscylatora
80MHz.
2. wpuścić do FPGA sygnał z kwarca 10MHz i pomnożyć go wewnątrz FPGA na
PLL.
Jak chcesz uzyc oscylator bezposrednio, to musisz sobie cos dolozyc do
sprawdzania czy juz wystartowal (albo odpowiednio opoznic reset). Jak
uzyjesz PLL to sie to robi z wyjscia 'locked'.
Nigdy z PLL w Alterach nie mialem problemu.
Tak jest, dzięki za tą uwagę.
Reset jest z definicji opóźniony przez RTC o 200ms - sądzę że oscylator
już za ten czas będzie stabilny. Ale sprawdzę to.
Co do "problemów" to ja tez nie mam
Ale mi gostek z "quality controll"
zarzuca że w moim nowym produkcie zegar pływa bardziej niż w starym
co to chodził na kwarcu 64MHz "wprost". Mogę mu to samo na szybko
zrobić w FPGA, podmienię kwarca 10 na 80 i niech się bawi w sprawdzanie ;-)
Quote:
Aha - chcesz miec 80.0000MHz (zakladam ze chcesz miec to z dokladnoscia do
100Hz, co jest 1ppm), wiec z podanym oscylatorem to niemozliwe jest. IMHO
50ppm z 80MHz to 4kHz.
100Hz, co jest 1ppm), wiec z podanym oscylatorem to niemozliwe jest. IMHO
50ppm z 80MHz to 4kHz.
No jasne, napisałem sobie o jedno zero za dużo
Dariusz K. Ładziak
Guest
Guest
Sat Jun 06, 2009 9:53 pm
Użytkownik Filip Ozimek napisał:
Quote:
Pszemol pisze:
Która opcja lepsza i dlaczego? Na pierwszy rzut oka opcja z PLL ma
dodatkowe
komponenty wnoszące jitter, wahania temperaturowe, więc powinna być
gorsza.
Ale wersja z PLL pracuje z powolniejszym kwarcem, to powinno pomóc?
Zależy od pętli fazowej wewnątrz FPGA. Jeśli VCO ma duże szumy
fazowe i filtr w pętli fazowej jest wąski, to wynikowy zegar będzie
gorszy. Myślę, że zegar bezpośrednio z generatora 80 MHz może być lepszy
niż powielanie. Mierzyłem kiedyś taki
http://www.tme.eu/generator-kwarcowy-smd-7x5mm-80mhz-5v-rakon/arts/pl/a09/cfps-73-4m.html
generator (80 MHz) i miał przyzwoite szumy fazowe.
Która opcja lepsza i dlaczego? Na pierwszy rzut oka opcja z PLL ma
dodatkowe
komponenty wnoszące jitter, wahania temperaturowe, więc powinna być
gorsza.
Ale wersja z PLL pracuje z powolniejszym kwarcem, to powinno pomóc?
Zależy od pętli fazowej wewnątrz FPGA. Jeśli VCO ma duże szumy
fazowe i filtr w pętli fazowej jest wąski, to wynikowy zegar będzie
gorszy. Myślę, że zegar bezpośrednio z generatora 80 MHz może być lepszy
niż powielanie. Mierzyłem kiedyś taki
http://www.tme.eu/generator-kwarcowy-smd-7x5mm-80mhz-5v-rakon/arts/pl/a09/cfps-73-4m.html
generator (80 MHz) i miał przyzwoite szumy fazowe.
Odpowiedź brzmi zupełnie inaczej (znaczy całkiem w drugą stronę...) -
widmo pętli PLL nie może być lepsze od widma jej wzorca - z g..a bicza
nie ukręcisz!.
--
Darek
Filip Ozimek
Guest
Guest
Sat Jun 06, 2009 10:25 pm
Dariusz K. Ładziak pisze:
Quote:
Odpowiedź brzmi zupełnie inaczej (znaczy całkiem w drugą stronę...) -
widmo pętli PLL nie może być lepsze od widma jej wzorca - z g..a bicza
nie ukręcisz!.
widmo pętli PLL nie może być lepsze od widma jej wzorca - z g..a bicza
nie ukręcisz!.
Czyli nawet jeśli w pętli jest wąski filtr, to pętla przedrukuje
wszystkie szumy fazowej z zaszumionego wzorca na niskoszumne VCO?
--
Filip.
Jerry1111
Guest
Guest
Sat Jun 06, 2009 10:47 pm
Pszemol wrote:
Quote:
Co do "problemów" to ja tez nie mam Ale mi gostek z "quality controll"
zarzuca że w moim nowym produkcie zegar pływa bardziej niż w starym
co to chodził na kwarcu 64MHz "wprost". Mogę mu to samo na szybko
zrobić w FPGA, podmienię kwarca 10 na 80 i niech się bawi w sprawdzanie
Ale mi gostek z "quality controll"
zarzuca że w moim nowym produkcie zegar pływa bardziej niż w starym
co to chodził na kwarcu 64MHz "wprost". Mogę mu to samo na szybko
zrobić w FPGA, podmienię kwarca 10 na 80 i niech się bawi w sprawdzanie
Ile plywa? Moze on sie czepia, albo nie rozumie? No i plywa czy tylko ma
jitter? Wiem, czepiam sie, ale pojac nie moge skad takie problemy moga
byc (a z drugiej stroni i mnie moze kiedys trafic ;-( )
Quote:
Aha - chcesz miec 80.0000MHz (zakladam ze chcesz miec to z
dokladnoscia do 100Hz, co jest 1ppm), wiec z podanym oscylatorem to
niemozliwe jest. IMHO 50ppm z 80MHz to 4kHz.
No jasne, napisałem sobie o jedno zero za dużo
dokladnoscia do 100Hz, co jest 1ppm), wiec z podanym oscylatorem to
niemozliwe jest. IMHO 50ppm z 80MHz to 4kHz.
No jasne, napisałem sobie o jedno zero za dużo
Raczej o 2. A jak o 2, to prosze odpowiedz o ile plywa, chyba ze czegos
nie rozumiem.
Jesli gostek zaakceptuje 4kHz, to powinienes to osiagnac na 'wszystkim'
- znaczy niewazne czy z PLL czy direct. Jak gosc nie polubi 4kHz to ten
generator odpada.
Z drugiej strony - jesli masz duzy jitter to sprawdz Vpll_a/Vpll_d, bo
mi raz sie PLL w Cyclone3 restartowal (nie przylutowany kondensator przy
Vpll_a) od czasu do czasu.
--
Jerry1111
J.F.
Guest
Guest
Wed Jun 10, 2009 4:07 pm
Użytkownik ""Dariusz K. Ładziak"" <ladzk@waw.pdi.net> napisał w
wiadomości news:h0eliv$5p$3@nemesis.news.neostrada.pl...
Quote:
Użytkownik Filip Ozimek napisał:
Zależy od pętli fazowej wewnątrz FPGA. Jeśli VCO ma duże
szumy fazowe i filtr w pętli fazowej jest wąski, to wynikowy
zegar będzie gorszy. Myślę, że zegar bezpośrednio z generatora
80 MHz może być lepszy niż powielanie. Mierzyłem kiedyś taki
http://www.tme.eu/generator-kwarcowy-smd-7x5mm-80mhz-5v-rakon/arts/pl/a09/cfps-73-4m.html
generator (80 MHz) i miał przyzwoite szumy fazowe.
Odpowiedź brzmi zupełnie inaczej (znaczy całkiem w drugą
stronę...) - widmo pętli PLL nie może być lepsze od widma jej
wzorca - z g..a bicza nie ukręcisz!.
Zależy od pętli fazowej wewnątrz FPGA. Jeśli VCO ma duże
szumy fazowe i filtr w pętli fazowej jest wąski, to wynikowy
zegar będzie gorszy. Myślę, że zegar bezpośrednio z generatora
80 MHz może być lepszy niż powielanie. Mierzyłem kiedyś taki
http://www.tme.eu/generator-kwarcowy-smd-7x5mm-80mhz-5v-rakon/arts/pl/a09/cfps-73-4m.html
generator (80 MHz) i miał przyzwoite szumy fazowe.
Odpowiedź brzmi zupełnie inaczej (znaczy całkiem w drugą
stronę...) - widmo pętli PLL nie może być lepsze od widma jej
wzorca - z g..a bicza nie ukręcisz!.
No jak nie jak tak ?
Moze nie tak jak Filip napisal, ale PLL ze stabilnym VCO moze
odfiltrowac szumy fazowe ze zrodla odniesienia.
W tym przypadku nie podejrzewam zeby kwarcowy oscylator mial jakies
duze szumy, powinien byc sporo lepszy niz wbudowane VCO,
no chyba ze przy 80MHz przebieg juz nie taki, a konwersja w FPGA z
"prostokata wejsciowego" na "prostokat wewnetrzny" powoduje duzy
jitter tego ostatniego ..
J.
elektroda NewsGroups Forum Index - Elektronika Polska - Kwarc 80MHz w FPGA: PLL vs bezpośrednie zasilanie - która opcja bardziej stabilna?