Jak zbudować mostek H na MOSFET-ach, unikając jednoczesnego włączenia tranzystorów?

Fri Nov 17, 2006 9:45 am   

Maciej Wywrocki napisał(a):


Mógłbyś to namalować? :)


Pozdrawiam
MD

Fri Nov 17, 2006 10:36 am   

Użytkownik "Maksymilian Dutka" <maxdutka@usunpoczta.onet.pl> napisał w
wiadomości news:ejjsrj$eib$1@atlantis.news.tpi.pl...

Niestety, nie teraz . W żołonierskich słowach:

- transoptory A i B- wiadomo - izolacja; przenosza dwa sygnaly z uC
zalaczajace 2 pary tranzystorow (tranzystory w 1 parze po przekatnej mostka
!...)

- 4 bramki EXOR wykorzystane w ten sposób, że na ich wyjsciach otrzymujemy
odpowiednio sygnaly A, A_neg, B, B,neg; drugie wejscie kazdej bramki
odpowiednio do VCC (wprowdzamy negacje) lub GND (nie wprowadzamy negacji)

- na wyjsciach bramek 4 uklady opozniajace D+R+C; gdzie R w szereg z
wyjsciem bramki, C za R do masy, dioda rownolegle do R katoda w strone
wyjscia bramki (zapewnia szybkie rozladowanie C)

Pzdr,

Maciek Wywrocki

Fri Nov 17, 2006 11:25 am   

Hello Maksymilian,

Friday, November 17, 2006, 8:40:34 AM, you wrote:

[...]


Występują. Ale Rdson tamtych tranzystorów jest na tyle wysoka, że
prądy są niezbyt duże.

--
Best regards,
RoMan mailto:roman@pik-net.pl

Sat Nov 18, 2006 8:35 pm   

On Fri, 17 Nov 2006 08:40:34 +0100, Maksymilian Dutka
<maxdutka@usunpoczta.onet.pl> wrote:



No to ci odpowiem jako technolog przyrzadow polprzewodnikowych,
konstruktor ukladow scalonych ktory osobiscie mial okazje projektowac
bufor wyjsciowy z zabezpieczeniem przed szpila pradu w momencie
przelaczania a i rowniez analtyk konstrukcji ukladow scalonych ktory
pare tuzinow ukladow widzial, z pol setki patentow przeanalizowal (a
tak mniej wiecej co piaty patent tego wlasnie zagadnienia dotyczy -
widac to staly bol wszystkich konstruktorow ukladow scalonych...):

Metody sa dwie. Pierwsza to stosowne dobranie ch-k tranzystorow PMOS i
NMOS tak zeby pojedynczy inwerter musial miec przejscie przez stan
wysokiej impedancji - jesli napiecie zasilania minus napiecie odciecia
tranzystora PMOS ma wartosc wyzsza niz napiecie odciecia tranzystora
NMOS to uklad taki nie wykazuje istotnego wzrostu pradu w momencie
zmiany stanu (czasem wrecz wykazuje spadek pradu). Wada jest wyrazne
spowolnienie dzialania tak zaprojektowanego ukladu.
Druga metoda polega na pogodzeniu sie z tym zjawiskiem w przypadku
wiekszosci elementow logicznych rdzenia ukladu - male sa, przelaczaja
sie w roznych momentach - niech sobie ciagna. Ochrona przed tym
efektem obejmuje sie wowczas w zasadzie wszystkie bufory wyjsciowe (bo
z definicji duze sa) i niekiedy co wieksze inwertery wewnatrz rdzenia
ukladu. A metoda tej ochrony - oczywiscie stosowne rozsuniecie
impulsow sterujacych tranzystorami PMOS i NMOS w czasie.

--
Darek