Jarosław Grolik
Guest
Wed Feb 07, 2007 7:52 pm
Witam.
Właśnie zabieram się za CPLD i zaczynam od Quartusa II .Narysowałem sobie
schemat w edytorze graficznym i teraz mam kilka problemów. Jak podpiąć
Global Output Enable pod konkretne wejścia które muszę blokować ? Wstawić
jakąś bramkę która ma wejście OE ? A teraz drugie pytanie Jak ustawić
wyjście jako otwarty dren ? Potrzebuje podpiąć to wyjście do układu , który
musi chodzić na 5 V.
Pozdrawiam
Jarek Grolik
Greg(G.Kasprowicz)
Guest
Thu Feb 08, 2007 9:29 am
Quote:
Właśnie zabieram się za CPLD i zaczynam od Quartusa II .Narysowałem sobie
schemat w edytorze graficznym i teraz mam kilka problemów. Jak podpiąć
Global Output Enable pod konkretne wejścia które muszę blokować ? Wstawić
jakąś bramkę która ma wejście OE ?
chyba wyjscie
global output enable uaktywniasz w pin options menu
Quote:
A teraz drugie pytanie Jak ustawić wyjście jako otwarty dren ? Potrzebuje
podpiąć to wyjście do układu , który musi chodzić na 5 V.
jestes pewien ze sie da?
mozesz wsadzic bufor trojstanowy na wejscie dac mu 0 i sterowac jego
wyjsciem OE.
Da to namiastke otwartego drenu
JA
Guest
Thu Feb 08, 2007 10:26 am
Jarek Grolik:
Quote:
Właśnie zabieram się za CPLD i zaczynam od Quartusa II.
Narysowałem sobie schemat w edytorze graficznym i teraz
mam kilka problemów.
szczerze ci radze porzuc edytor graficzny i napisz
projekt w vhdl lub verilog, w ostatecznosci w ahdl;
verilog jest latwiejszy niz vhdl, po dniu czytania bedziesz
w stanie stworzyc cos prostego;
Quote:
Jak podpiąć Global Output Enable pod konkretne wejścia
które muszę blokować ? Wstawić jakąś bramkę która ma wejście OE ?
na 'chlopski rozum' tak, konkretnie tri buffer, ale nie uzywam
edytora graficznego, wiec dokladnie ci nie podpowiem;
Quote:
A teraz drugie pytanie Jak ustawić wyjście jako otwarty dren ?
assignments editor
logic options
I/O features
w okienku 'to' wpisac output pin a w 'assig. name' open drain
jesli wpierw wystartujesz 'analysis & elaboration'
w assignments editor bedziesz mogl skorzystac z rozwijajacego sie
menu/listy pinow;
prawdopodobnie da sie tez to zrobic w samym edytorze graficznym,
ale ja go [edytora] nie znam;
JA
--
Wysłano z serwisu OnetNiusy:
http://niusy.onet.pl
Greg(G.Kasprowicz)
Guest
Thu Feb 08, 2007 10:56 am
Quote:
assignments editor
logic options
I/O features
w okienku 'to' wpisac output pin a w 'assig. name' open drain
jesli wpierw wystartujesz 'analysis & elaboration'
w assignments editor bedziesz mogl skorzystac z rozwijajacego sie
menu/listy pinow;
prawdopodobnie da sie tez to zrobic w samym edytorze graficznym,
ale ja go [edytora] nie znam;
jestes pewien ze jest tam do wyboru open drain?
szukam i nie widze na liscie
czyzby w ukladach MAX II nie bylo?
JA
Guest
Thu Feb 08, 2007 12:48 pm
Greg:
Quote:
jestes pewien ze jest tam do wyboru open drain?
wlasnie sprawdzilem, u mnie jest;
Quote:
szukam i nie widze na liscie
czyzby w ukladach MAX II nie bylo?
to samo mozna uzyskac wstawiajac ponizsza linijke
do <project>.qsf file:
set_instance_assignment -name AUTO_OPEN_DRAIN_PINS ON -to <out_pin_name>
[akceptuje '*' jako wild card]
JA
--
Wysłano z serwisu OnetNiusy:
http://niusy.onet.pl
JA
Guest
Thu Feb 08, 2007 1:29 pm
Jarek Grolik:
[...]
Quote:
Potrzebuje podpiąć to wyjście do układu,
który musi chodzić na 5 V.
to mi umknelo...
emp7064 sam jest chyba ukladem 5v, wiec
raczej nie ma problemu ze sterowaniem innej
kostki 5 woltowej ?
a nawet jesli bylby 3.3, to wyjscia tez steruja
poprawnie wejscia ttl;
JA
--
Wysłano z serwisu OnetNiusy:
http://niusy.onet.pl
Jarosław Grolik
Guest
Thu Feb 08, 2007 3:48 pm
Witam
Użytkownik "Greg(G.Kasprowicz)" <Grzegorz.Kasprowicz_usunto_@CERN.CH>
napisał w wiadomości news:eqes50$437$1@inews.gazeta.pl...
Quote:
prawdopodobnie da sie tez to zrobic w samym edytorze graficznym,
ale ja go [edytora] nie znam;
jestes pewien ze jest tam do wyboru open drain?
szukam i nie widze na liscie
czyzby w ukladach MAX II nie bylo?
Dzięki.
Według pdf-a wersja MAX7000S posiada możliwość wyjść open drain.
Chyba faktycznie jest on na 5V... coś musiałem pomylić bo wydawał mi się, że
jest on na 3.3 V z wejściami 5V kompatybilnymi.
CPLD ma popędzić szybkiego CMOS-a a na wejściu jako stan wysoki akceptuje
napięcie powyżej 3.5 V a ważny jest dla mnie czas narastania. Ale widzę,że
problem jest rozwiązany.
Wielkie dzięki za pomoc
Pozdrawiam
Jarek Grolik