Jak osiągnąć niski jitter poniżej 10 ns w DDS przy regulacji wypełnienia?

Mon Nov 01, 2004 5:22 pm   

Czy to możliwe? Generatorek, fragment opisu:

Square wave TTL output, 0/5V open circuit, 0/2.5V into 50 Ohms load
Main frequency range: 0.09 HZ to 1.56 MHZ
Main frequency step size: 0.09 HZ
Main frequency stability: 15 ppm (.0015%), crystal driven
Main frequency sampling rate: 50 MHZ
Main frequency rise/fall time: < 10 ns (nano seconds)
Main frequency duty cycle range: 3.1% to 96.9% in 3.1% steps
Main frequency phase jitter: < 10ns p-p
.... tu trochę na temat 2. kanału "gating frequency" i
29 bit DDS technology

Po wstępnym zapoznaniu DDSa i lekturze archiwum grupy dedukuję:
max f=1.56MHz (50MHz/32) i duty step 3.1% (100%/32) mogą świadczyć
o układzie będącym ekwiwalentem DDS z 32 "próbkami" prostokąta.
Przy czym zamiast pamięci może być np. programowany 5-bit komparator
zapewniający regulację wypełnienia.
50MHz/2^29=0.093Hz - krok, też by się zgadzał

Ale jak wyciągnął 10ns jitteru przy zachowaniu reg. wypełnienia?
Zamiast komparatora cyfrowego można klasycznie próbki sinusa z pamięci
(lub przekodować adresy) -> C/A -> filtr -> komparator.
1. Czy w taki sposób da się zjechać z jitterem z 200ns(50MHz) na 10ns?
2. Ale co wtedy z regulacją wypełnienia?

Mam informację, że do budowy użyto m.in. procesorka atmega i XC9572XL.
(Procesor odbiera z PC komendy po RS a do xilinxa pewnie upchnięto
DDS: liczniki i reszta).

Może ktoś znający AD985x _zmierzył_ i coś powie nt. jitteru lub widma
(interesuje mnie użyteczny prostokąt).
--
Arek

Mon Nov 01, 2004 9:13 pm   

Przepraszam!!! 1/50MHz=20ns a nie 200ns!

Czy zmniejszenie jitteru do 10ns to już realne?
Ale i tak pozostaje pytanie o możliwość regulacji wypełnienia.

W "...phase jitter: < 10ns p-p" to może być "period to period"?
Bo chyba nie peek to peek?...
--
Arek

Mon Nov 01, 2004 10:14 pm   

On Mon, 1 Nov 2004 18:22:47 +0100, Arek wrote:

Na pewno nie ma w srodku powielania czestotliwosci zegarowej ?

Mogli jeszcze sprobowac wykorzystac oba zbocza, ale ..
zasasadniczo 50MHz to jest 20ns, a wiec +/-10ns :-)

J.

Tue Nov 02, 2004 12:22 am   

J.F. napisał(a) w wiadomości: ...


No mogli, o ile Xilinx XC9572XL wyciągnie (sprawdzę).
Tylko, że przy takich zakresach DDS musiałby być cbyba 30- a nie
29-bitowy.
No a przy 1MHz i zachowaniu regulacji wypełnienia to widmo chyba
nie bardzo...
--
Arek

Tue Nov 02, 2004 10:15 am   

On Tue, 2 Nov 2004 01:22:06 +0100, Arek wrote:

Skoro wyjscie jest prostokatne to widmo i tak bedzie nie bardzo.
Przy sinusie byloby lepiej.
Zreszta moze on sluzy do generacji przebiegow po 100kHz ?

J.