RTV forum PL | NewsGroups PL

ispLEVER - VHDL pin assignment

NOWY TEMAT

elektroda NewsGroups Forum Index - Elektronika Polska - ispLEVER - VHDL pin assignment

silverdr
Guest

Sun Mar 25, 2018 10:24 pm   



Witajcie, zna się ktoś może na VHDLu, w kontekście atrybutów? Mam taki problem: Lattice podaje sposób na przypisanie nóżek do sygnałów

http://www.latticesemi.com/en/Support/AnswerDatabase/1/8/4/1844

z przykładem:

attribute LOC : string;
attribute LOC of out0: signal is "PA3";

Problem polega na tym, że to owszem działa, ale dla sygnałów zdefiniowanych jako np. 'std_logic'. Kiedy natomiast próbuję użyć tej konstrukcji do przypisania nóżki do sygnału zdefiniowanego jako 'std_logic_vector':

attribute LOC of A(1): signal is "P3";

to ispLEVER się buntuje i mówi

"design.vhd":19:20:19:20|Expecting : before class of object(s)"

Teoretycznie można to obejść rezygnując z wektorów i definiując każdą linię szyny adresowej oddzielnie ale to wydaje się być strasznie kulawe. Wie ktoś może jak przypisać nóżki do takich sygnałów?

silverdr
Guest

Mon Mar 26, 2018 5:24 pm   





Adam Wysocki
Guest

Tue Mar 27, 2018 11:54 am   



silverdr <silverdr_at_srebrnysen.com> wrote:

Quote:
Dostałem podpowiedź od kolegi, który z powodów technicznych nie mógł
odpisać tutaj.

Jak kolega może tylko czytać, a nie może pisać, bo nie ma serwera, który
by mu pozwalał, to mogę pomóc: http://news.chmurka.net/

--
[ Email: a_at_b a=grp b=chmurka.net ]
[ Web: http://www.chmurka.net/ ]

Adam GĂłrski
Guest

Tue Apr 03, 2018 11:35 am   



Quote:
Dostałem podpowiedź od kolegi, który z powodów technicznych nie mógł
odpisać tutaj.

Jak kolega może tylko czytać, a nie może pisać, bo nie ma serwera, który
by mu pozwalał, to mogę pomóc: http://news.chmurka.net/


Dzięki za ofertę ale i tak muszę postawić swojego vpn-a żeby pozbyć się
wszelkich netowych problemów wynikających ze zmiennej lokalizacji.

Pozdrawiam

Adam Górski

Guest

Thu Apr 05, 2018 11:34 pm   



W dniu niedziela, 25 marca 2018 22:24:47 UTC+2 użytkownik silverdr napisał:
Quote:
Witajcie, zna się ktoś może na VHDLu, w kontekście atrybutów? Mam taki problem: Lattice podaje sposób na przypisanie nóżek do sygnałów

http://www.latticesemi.com/en/Support/AnswerDatabase/1/8/4/1844

z przykładem:

attribute LOC : string;
attribute LOC of out0: signal is "PA3";

Problem polega na tym, że to owszem działa, ale dla sygnałów zdefiniowanych jako np. 'std_logic'. Kiedy natomiast próbuję użyć tej konstrukcji do przypisania nóżki do sygnału zdefiniowanego jako 'std_logic_vector':

attribute LOC of A(1): signal is "P3";

to ispLEVER się buntuje i mówi

"design.vhd":19:20:19:20|Expecting : before class of object(s)"

Teoretycznie można to obejść rezygnując z wektorów i definiując każdą linię szyny adresowej oddzielnie ale to wydaje się być strasznie kulawe. Wie ktoś może jak przypisać nóżki do takich sygnałów?

Nigdy nie tykałem Lattice'a, ale podejrzewam, że problem jest semantyczny. Być może zamiast A(x) należy użyć A[X]. Jest to co prawda zgadywanie z mojej strony. Problem jest duperelny, więc napisz pytanie do Lattice'a. Chętnie przeczytam co odpiszą.

elektroda NewsGroups Forum Index - Elektronika Polska - ispLEVER - VHDL pin assignment

NOWY TEMAT

Regulamin - Zasady uzytkowania Polityka prywatnosci Kontakt RTV map News map