DPLL czy PLL? Jaki wybór na FPGA Xilinx do uśrednienia zegara 2048 kHz z jitterem?

Musze "usrednic" zegar 2048 kHZ posiadajacy duzy jitter
w roznych - zadanych okresach czasu.
Lepiej takie urzadzenie wykonac na PLL i zmieniac
tylko kondensatory w filtrze czy bawic sie w DPLL
w FPGA ( w ukldzie bedzie Xilinx) ??
Moze ktos ma - widzial schematy/programy
VHDL/Verilog z implementacja DPLL ????

No nie, malego jitteru z DPLL nie uzyskasz.

5hinka napisal(a):

Musze "usrednic" zegar 2048 kHZ posiadajacy duzy jitter
w roznych - zadanych okresach czasu.
Lepiej takie urzadzenie wykonac na PLL i zmieniac
tylko kondensatory w filtrze czy bawic sie w DPLL
w FPGA ( w ukldzie bedzie Xilinx) ??
Moze ktos ma - widzial schematy/programy
VHDL/Verilog z implementacja DPLL ????

No nie, malego jitteru z DPLL nie uzyskasz.

Przeciez ja chce ten jitter eliminowac a nie uzyskiwac
Nie rozumiem co chcicales napisac.