NOWY TEMAT
elektroda NewsGroups Forum Index - Elektronika Polska - Czy bufor Pericom PI5C3384A zasilany z 5V wystarczy do ochrony FPGA Altery Cyclone?
Goto page Previous 1, 2, 3 Next
JA
Guest
Guest
Wed Oct 27, 2004 8:51 pm
"Pszemol":
Quote:
acha - symulator quartusa tez pokazuje poziom
sygnalu 'locked' HIGH;
Też HIGH czy też LOW?
sygnalu 'locked' HIGH;
Też HIGH czy też LOW?
tez high, tak jak w specyfikacji;
Quote:
Niestety marne mam doświadczenie w dziedzinie o którą pytasz.
pobawie sie z tym jeszcze jutro, jak to nic nie da,
zapytam customer support altery, ostatnio mialem
z nimi lepsze doswiadczenia niz przed laty, jeszcze
za czasow max+;
JA
Pszemol
Guest
Guest
Wed Oct 27, 2004 9:02 pm
"JA" <j_andr@freenet.de> wrote in message news:clp57j$2vv$00$1@news.t-online.com...
Quote:
acha - symulator quartusa tez pokazuje poziom
sygnalu 'locked' HIGH;
Te? HIGH czy te? LOW? :-)
tez high, tak jak w specyfikacji;
sygnalu 'locked' HIGH;
Te? HIGH czy te? LOW? :-)
tez high, tak jak w specyfikacji;
Pozostaje więc jednak wierzyć, że PLL Ci się nie synchronizuje i tyle.
Cudów nie ma. Skoro podejrzewasz kiepską jakość sygnału we...
Nie sądzę aby skopali aż tak Stratixa i nikt nie opublikował erraty.
Raczej Ci się po prostu PLL nie synchronizuje...
JA
Guest
Guest
Wed Oct 27, 2004 9:15 pm
"Pszemol":
Quote:
Pozostaje więc jednak wierzyć, że PLL Ci się nie synchronizuje i tyle.
Cudów nie ma. Skoro podejrzewasz kiepską jakość sygnału we...
Nie sądzę aby skopali aż tak Stratixa i nikt nie opublikował erraty.
Raczej Ci się po prostu PLL nie synchronizuje...
Cudów nie ma. Skoro podejrzewasz kiepską jakość sygnału we...
Nie sądzę aby skopali aż tak Stratixa i nikt nie opublikował erraty.
Raczej Ci się po prostu PLL nie synchronizuje...
Stratix nie podejrzewalem ani przez chwile, to sa naprawde niezle
fpga, a jedynie to, ze w helpie jest napisane odwrotnie, niz jest,
zdaza sie ...
moja nieufnosc co do sadu, ze pll nie lapie synchronizacji
wywoluje to, ze clock z pll jest, i wyglada stabilnie, a ten sygnal
LOCKED tez jest stabilnie niski;
gdyby to byly problemy z jakoscia zegara wejsciowego,
spodziewalbym sie ciaglych zmian poziomu na tym pinie,
jak z kierunkowskazem: dziala, nie dziala, dziala ...
ale moze pll tak ma, ze po paru probach dochodzi do
wniosku, ze nic z tego nie bedzie ?
tylko czemu produkuje clock wyjsciowy ?
JA
Pszemol
Guest
Guest
Thu Oct 28, 2004 12:19 am
"JA" <j_andr@freenet.de> wrote in message news:clp6jr$nuc$03$1@news.t-online.com...
Quote:
Stratix nie podejrzewalem ani przez chwile, to sa naprawde niezle
fpga, a jedynie to, ze w helpie jest napisane odwrotnie, niz jest,
zdaza sie ...
fpga, a jedynie to, ze w helpie jest napisane odwrotnie, niz jest,
zdaza sie ...
W dokumentacji do serii Cyclone jest napisane tak samo o 'locked'...
Raczej nie podejrzewalbym tu bledu.
Quote:
moja nieufnosc co do sadu, ze pll nie lapie synchronizacji
wywoluje to, ze clock z pll jest, i wyglada stabilnie, a ten sygnal
LOCKED tez jest stabilnie niski;
gdyby to byly problemy z jakoscia zegara wejsciowego,
spodziewalbym sie ciaglych zmian poziomu na tym pinie,
jak z kierunkowskazem: dziala, nie dziala, dziala ...
ale moze pll tak ma, ze po paru probach dochodzi do
wniosku, ze nic z tego nie bedzie ?
wywoluje to, ze clock z pll jest, i wyglada stabilnie, a ten sygnal
LOCKED tez jest stabilnie niski;
gdyby to byly problemy z jakoscia zegara wejsciowego,
spodziewalbym sie ciaglych zmian poziomu na tym pinie,
jak z kierunkowskazem: dziala, nie dziala, dziala ...
ale moze pll tak ma, ze po paru probach dochodzi do
wniosku, ze nic z tego nie bedzie ?
Nie wiem - to pytanie do supportu Altery. A moze Twój sygnal
zegarowy jest w ogóle poza zakresem lapania petli z VCO?
Quote:
tylko czemu produkuje clock wyjsciowy ?
Z tego co patrze na schemat blokowy to nie ma tam zadnej blokady
sygnalu wychodzacego z VCO - czy zsynchronizowany czy nie - generuje.
To co wygeneruje wchodzi na dzielniki i wychodzi z modulu...
jerry1111
Guest
Guest
Thu Oct 28, 2004 8:05 am
On Wed, 27 Oct 2004 09:08:24 -0500, "Pszemol" <Pszemol@PolBox.com>
wrote:
Quote:
"Pszemol" <Pszemol@PolBox.com> wrote in message news:clnobg.3qc.0@poczta.onet.pl...
Kurka, czytam pdfy, czasami I dlatego właśnie się dziwię...
I nie wiem jak mam interpretować spadek 4,6V-3V=1,6V na 10 ohmach.
Wychodzi mi to, że każde to wejście będzie przepuszczać po 160mA na wejście...
Ciut dużo jak na cyfrową logikę i układy o tak dużej gęstości, nie sądzisz?
Dla przykładu: w momencie odczytu 32-bitowej szyny danych na której
będzie FFFF FFFF w kostkę Altery wpływałby sumaryczny prąd 0,16x32=5,1A!!
Coś tu definitywnie nie gra...
Kurka, czytam pdfy, czasami
I dlatego właśnie się dziwię...
I nie wiem jak mam interpretować spadek 4,6V-3V=1,6V na 10 ohmach.
Wychodzi mi to, że każde to wejście będzie przepuszczać po 160mA na wejście...
Ciut dużo jak na cyfrową logikę i układy o tak dużej gęstości, nie sądzisz?
Dla przykładu: w momencie odczytu 32-bitowej szyny danych na której
będzie FFFF FFFF w kostkę Altery wpływałby sumaryczny prąd 0,16x32=5,1A!!
Coś tu definitywnie nie gra...
Tak... ale na schemacie nie widze gdzie jest pin12 podlaczony (masa
scalaka). Wisi w powietrzu czy co??
Aha - schematu w sieci nie znalazlem, ale jedna strone z PDFa to chyba
nie przestepstwo wystawic?
--
Jerry
jerry1111
Guest
Guest
Thu Oct 28, 2004 8:12 am
On Wed, 27 Oct 2004 21:14:49 +0200, "JA" <j_andr@freenet.de> wrote:
Quote:
dokladniejsze badania pokazaly, ze pin 'mruga' kilka
razy, tak jak to opisuje altera, po wlaczeniu zegara,
po czym na stale jest LOW;
razy, tak jak to opisuje altera, po wlaczeniu zegara,
po czym na stale jest LOW;
"Mrugnie" 4x i cisza?
Znamy to....
Quote:
altera pomylila sie w helpie z poziomem tego sygnalu,
czy rzeczywiscie moja pll nie moze sie 'za-lock-owac' ?
ddr-ram controller pracuje w ukladzie Stratix;
czy rzeczywiscie moja pll nie moze sie 'za-lock-owac' ?
ddr-ram controller pracuje w ukladzie Stratix;
Ja o Cyclonie, ale IMHO to samo bedzie.
Moze cos z sygnalem wejsciowym sie dzieje? Jaką czestotliwosc
wysylasz do altery?
--
Jerry
Pszemol
Guest
Guest
Thu Oct 28, 2004 12:55 pm
"jerry1111" <stop_this_spam_jerry1111_remove@remove.wp.pl> wrote in message news:8rc1o0h4c1hmgtgvspa7abu07hskmopqfq@4ax.com...
Quote:
On Wed, 27 Oct 2004 09:08:24 -0500, "Pszemol" <Pszemol@PolBox.com
wrote:
"Pszemol" <Pszemol@PolBox.com> wrote in message news:clnobg.3qc.0@poczta.onet.pl...
Kurka, czytam pdfy, czasami I dlatego właśnie się dziwię...
I nie wiem jak mam interpretować spadek 4,6V-3V=1,6V na 10 ohmach.
Wychodzi mi to, że każde to wejście będzie przepuszczać po 160mA na wejście...
Ciut dużo jak na cyfrową logikę i układy o tak dużej gęstości, nie sądzisz?
Dla przykładu: w momencie odczytu 32-bitowej szyny danych na której
będzie FFFF FFFF w kostkę Altery wpływałby sumaryczny prąd 0,16x32=5,1A!!
Coś tu definitywnie nie gra...
Tak... ale na schemacie nie widze gdzie jest pin12 podlaczony (masa
scalaka). Wisi w powietrzu czy co??
wrote:
"Pszemol" <Pszemol@PolBox.com> wrote in message news:clnobg.3qc.0@poczta.onet.pl...
Kurka, czytam pdfy, czasami
I dlatego właśnie się dziwię...
I nie wiem jak mam interpretować spadek 4,6V-3V=1,6V na 10 ohmach.
Wychodzi mi to, że każde to wejście będzie przepuszczać po 160mA na wejście...
Ciut dużo jak na cyfrową logikę i układy o tak dużej gęstości, nie sądzisz?
Dla przykładu: w momencie odczytu 32-bitowej szyny danych na której
będzie FFFF FFFF w kostkę Altery wpływałby sumaryczny prąd 0,16x32=5,1A!!
Coś tu definitywnie nie gra...
Tak... ale na schemacie nie widze gdzie jest pin12 podlaczony (masa
scalaka). Wisi w powietrzu czy co??
Nie, nie wisi... Sclak ma ustawione właściwość "power pins visible - NO".
Pin 12 ma oznaczenie GND więc się połączy odpowiednio gdzie potrzeba...
Quote:
Aha - schematu w sieci nie znalazlem, ale jedna strone z PDFa to chyba
nie przestepstwo wystawic?
nie przestepstwo wystawic?
Nie wiem czy nie przestępstwo ale chyba nie warto, bo schemat już chyba
dosyć oczywisty. Czy coś jeszcze jest niejasne jak to jest połączone?
Chętnie wytłumaczę jeśli ktoś jeszcze tego nie widzi przed oczami...
Pszemol
Guest
Guest
Thu Oct 28, 2004 1:45 pm
"Pszemol" <Pszemol@PolBox.com> wrote in message news:clqc6m.5fs.0@poczta.onet.pl...
Quote:
"jerry1111" <stop_this_spam_jerry1111_remove@remove.wp.pl> wrote in message news:8rc1o0h4c1hmgtgvspa7abu07hskmopqfq@4ax.com...
On Wed, 27 Oct 2004 09:08:24 -0500, "Pszemol" <Pszemol@PolBox.com
wrote:
"Pszemol" <Pszemol@PolBox.com> wrote in message news:clnobg.3qc.0@poczta.onet.pl...
Kurka, czytam pdfy, czasami I dlatego właśnie się dziwię...
I nie wiem jak mam interpretować spadek 4,6V-3V=1,6V na 10 ohmach.
Wychodzi mi to, że każde to wejście będzie przepuszczać po 160mA na wejście...
Ciut dużo jak na cyfrową logikę i układy o tak dużej gęstości, nie sądzisz?
Dla przykładu: w momencie odczytu 32-bitowej szyny danych na której
będzie FFFF FFFF w kostkę Altery wpływałby sumaryczny prąd 0,16x32=5,1A!!
Coś tu definitywnie nie gra...
Tak... ale na schemacie nie widze gdzie jest pin12 podlaczony (masa
scalaka). Wisi w powietrzu czy co??
Nie, nie wisi... Sclak ma ustawione właściwość "power pins visible - NO".
Pin 12 ma oznaczenie GND więc się połączy odpowiednio gdzie potrzeba...
On Wed, 27 Oct 2004 09:08:24 -0500, "Pszemol" <Pszemol@PolBox.com
wrote:
"Pszemol" <Pszemol@PolBox.com> wrote in message news:clnobg.3qc.0@poczta.onet.pl...
Kurka, czytam pdfy, czasami
I dlatego właśnie się dziwię...
I nie wiem jak mam interpretować spadek 4,6V-3V=1,6V na 10 ohmach.
Wychodzi mi to, że każde to wejście będzie przepuszczać po 160mA na wejście...
Ciut dużo jak na cyfrową logikę i układy o tak dużej gęstości, nie sądzisz?
Dla przykładu: w momencie odczytu 32-bitowej szyny danych na której
będzie FFFF FFFF w kostkę Altery wpływałby sumaryczny prąd 0,16x32=5,1A!!
Coś tu definitywnie nie gra...
Tak... ale na schemacie nie widze gdzie jest pin12 podlaczony (masa
scalaka). Wisi w powietrzu czy co??
Nie, nie wisi... Sclak ma ustawione właściwość "power pins visible - NO".
Pin 12 ma oznaczenie GND więc się połączy odpowiednio gdzie potrzeba...
Zresztą nie mógłby wisieć - w scalaku są przecież dwa "normalne"
bramki, inwertery, obsługujące 2 wejścia "enable" i sterujące
5 bramkami kluczy każdy...
Swoją drogą, fajnie byłoby zobaczyć schemat ideowy struktury tego
klucza, jak tam się te diodki technologiczne tworzą i jak to się
dzieje, że przy napięciu drenu i źródła bliskim napięciu na bramce
tranzystor ten ma oporność rzędu 10 ohm i pozostaje włączony...
W końcu może się tak zdarzyć, że na źródło klucza przyłożone jest
właśnie te 4,5-5V a bramka klucza wysterowana jest inwerterem na
4,6 - wtedy wględne napięcie Ugs jest bliskie zera - jak to się
dzieje, że tranzystor pozostaje włączony? Pewnie prawdziwy schemat
wcale nie jest taki prosty jak narysowano w pdfie...
Greg
Guest
Guest
Thu Oct 28, 2004 2:38 pm
a wyjscie tego CF tez ma rezystancje wyjsciowa, ktora ten prad
ograniczy..tak weic nei oczekiwalbym tych 160mA
Greg
Guest
Guest
Thu Oct 28, 2004 2:39 pm
Quote:
DEVKIT NIOS 1C20 (Cyclone)
Jak znajdziesz w sieci to rzuć linka - ja mam schemat jaki dostałem w
pakiecie na CD.
od razu tak trzeba bylo..wlasnei do mnie to idzie, ale cos dojsc nie moze:)
az pomierze te prady z ciekawosci:)
Pszemol
Guest
Guest
Thu Oct 28, 2004 2:46 pm
"Greg" <xgrzes@poczta.onet.pl> wrote in message news:clr3op$i1p$1@inews.gazeta.pl...
Quote:
a wyjscie tego CF tez ma rezystancje wyjsciowa, ktora ten prad
ograniczy..tak weic nei oczekiwalbym tych 160mA
ograniczy..tak weic nei oczekiwalbym tych 160mA
Gregu - nie podważajmy tu prawa Ohma... dobra? :-)
Jeśli schemat wewnętrzny tego klucza byłby taki jak w pdfie
producenta kostki, i jedynym elementem między portami A i B
byłby ten pojedynczy tranzystor CMOS tam narysowany, to jego
otwarty kanał pomiędzy drenem i źródłem możnaby w rozważaniach
zastąpić opornikiem o rezystancji podanej przez producenta
(<5ohm dla stanu L i 10ohm dla stanu H). Biorąc pod uwagę
prawo Ohma, można łatwo obliczyć jaki prąd musiałby płynąć
w tej gałęzi aby na oporności 10ohm odłożyło się 1,6 volt.
I nie ma tu nic do rzeczy ograniczanie prądu przez CF, bo to
powodowałoby ograniczanie napięcia na wyjściach CF, a jednak
napięcia tam są 4,3-4,6V. I to napięcie biorę do obliczeń
prawa Ohma: 4,6V-3V na drugiej stronie klucza i miałbyś
1,6V na oporności 10ohm -> prąd 160mA. Wynika z tego jasno,
że schemat zaprezentowany w pdfie jest oszukany, i naprawdę
scalak ma ten klucz nieco bardziej skomplikowany niż wymalowany
tam pojedynczy klucz-tranzystorowy CMOS, w konsekwencji nie
można użyć w taki prosty sposób prawa Ohma... Zgadzasz się?
Pszemol
Guest
Guest
Thu Oct 28, 2004 2:50 pm
"Greg" <xgrzes@poczta.onet.pl> wrote in message news:clr3qo$i9f$1@inews.gazeta.pl...
Quote:
DEVKIT NIOS 1C20 (Cyclone)
Jak znajdziesz w sieci to rzuć linka - ja mam schemat jaki dostałem w
pakiecie na CD.
od razu tak trzeba bylo..wlasnei do mnie to idzie, ale cos dojsc nie moze:)
az pomierze te prady z ciekawosci:)
Jak dostaniesz tą płytkę to podłącz ją do LAN (płytka ma RJ45 Ethernet)
aby przez DHCP dostała swój IP - pełni wtedy funkcję serwera http...
Między innymi jest w stanie zaserwować swój własny schemat w pdf
)
Nawiasem mówiąc, właśnie bawię się tą płytą w tym trybie i serwer raczej
pracuje marniutko... timeouty, przerwania transmisji, brakujące obrazki.
Nie wiem czy to wina naszej LAN czy ten webserver jest niedopracowany
JA
Guest
Guest
Thu Oct 28, 2004 3:58 pm
"jerry1111":
Quote:
dokladniejsze badania pokazaly, ze pin 'mruga' kilka
razy, tak jak to opisuje altera, po wlaczeniu zegara,
po czym na stale jest LOW;
"Mrugnie" 4x i cisza?
Znamy to....
razy, tak jak to opisuje altera, po wlaczeniu zegara,
po czym na stale jest LOW;
"Mrugnie" 4x i cisza?
Znamy to....
ano, my tez znamy ;)
Quote:
Ja o Cyclonie, ale IMHO to samo bedzie.
Moze cos z sygnalem wejsciowym sie dzieje?
Jaką czestotliwosc wysylasz do altery?
Moze cos z sygnalem wejsciowym sie dzieje?
Jaką czestotliwosc wysylasz do altery?
33.3MHz,
zerknij na watek "PLL i Stratix";
zmienilem tytul, bo od pewnego czasu juz byl
mylacy;
Quote:
Jerry
JA
jerry1111
Guest
Guest
Fri Oct 29, 2004 6:53 am
On Thu, 28 Oct 2004 09:45:50 -0500, "Pszemol" <Pszemol@PolBox.com>
wrote:
Quote:
Swoją drogą, fajnie byłoby zobaczyć schemat ideowy struktury tego
klucza, jak tam się te diodki technologiczne tworzą i jak to się
dzieje, że przy napięciu drenu i źródła bliskim napięciu na bramce
klucza, jak tam się te diodki technologiczne tworzą i jak to się
dzieje, że przy napięciu drenu i źródła bliskim napięciu na bramce
Ano dokladnie. Pomijając fakt, ze piętro niżej zapodano linka z opisem
dzialania takich cholerstw.
Jeszcze sie zastanawiam, dlaczego Altera w poprzedniej wersji tych
kotów (na Apexach) wstawiała bufory IDT zasilane z 3v3 (było wiadomo
jak działają przynajmniej :-)
--
Jerry
Pszemol
Guest
Guest
Fri Oct 29, 2004 11:37 am
"jerry1111" <stop_this_spam_jerry1111_remove@remove.wp.pl> wrote in message news:6nr3o0l4rivt3bsksrqoacj4cq8qgpbn7g@4ax.com...
Quote:
Ano dokladnie. Pomijając fakt, ze piętro niżej zapodano linka z opisem
dzialania takich cholerstw.
Jeszcze sie zastanawiam, dlaczego Altera w poprzedniej wersji tych
kotów (na Apexach) wstawiała bufory IDT zasilane z 3v3 (było wiadomo
jak działają przynajmniej
dzialania takich cholerstw.
Jeszcze sie zastanawiam, dlaczego Altera w poprzedniej wersji tych
kotów (na Apexach) wstawiała bufory IDT zasilane z 3v3 (było wiadomo
jak działają przynajmniej
Ja nie rozumiem czegoś innego - po co zasilać gniazdo CF z 5V
i potem mieć problem z 3-voltowym I/O w Alterze skoro CF pracować
ma według specyfikacji zarówno na 5 jak i na 3,3V...
Czy nie lepiej zrobić w projekcie zasilanie 3,3V dla CF i po problemie?
elektroda NewsGroups Forum Index - Elektronika Polska - Czy bufor Pericom PI5C3384A zasilany z 5V wystarczy do ochrony FPGA Altery Cyclone?