__Maciek
Guest
Thu Nov 22, 2007 2:02 pm
Może ja jakiś dziwny jestem, ale wolę wprowadzać układ rysując schemat
niż klepiąc jego opis w np. VHDL (w którym zresztą jeszcze zbyt biegły
nie jestem). Pewnie z tego samego powodu dla którego układy
elektroniczne przedstawia się na schematach a nie netlistach ;-)
I tutaj klika pytań:
- Czy korzystanie z edytora schematów zamiast pisania w VHDL może się
przyczynić do mniej efektywnego wykorzystania zasobów układu CPLD
przez program?
- Czy przy bardziej złożonych projektach są jakieś korzyści ze
stosowania języków HDL zamiast ze schematów?
- Czy VHDL ma (poza większą popularnością) jakąś przewagę nad Verilog
HDL? Z pobieżnego przyjrzenia się obydwu niedtrudno wywnioskować że
Verilog jest bez porównania czytelniejszy i łatwiejszy. Czy jest coś
co przemawia za trzymaniem się VHDL?
--
Ludzie ludziom zgotowali ten RoHS...
Greg(G.Kasprowicz)
Guest
Thu Nov 22, 2007 2:25 pm
Quote:
- Czy korzystanie z edytora schematów zamiast pisania w VHDL może się
przyczynić do mniej efektywnego wykorzystania zasobów układu CPLD
przez program?
raczej odwrotnie.
bloczki schematowe sa mozna powiedziec optymalne z zalozenia.
Quote:
- Czy przy bardziej złożonych projektach są jakieś korzyści ze
stosowania języków HDL zamiast ze schematów?
przejrzystosc w kodzie
duzo szybciej sie pisze niz maluje, wyobraz sobie projekt zlozony z wieeelu
sheetow w ktorym trzeba cos zmienic. Jak lubisz klikac - nie ma sprawy. Ja
zarzucilem juz nawet schematy blokowe, ktore uzywalem do laczenia blokow
opisanych w vhdlu. Czysty teks jest duzo szybszy.
W kodzie duzo szybciej sie implementuje np automaty czy skomplikwoane
liczniki
dodanie glupiej negacji to albo wstawienei not w kodzie, albo kilkanascie
klikniec by dodac inwerter.
Quote:
- Czy VHDL ma (poza większą popularnością) jakąś przewagę nad Verilog
HDL? Z pobieżnego przyjrzenia się obydwu niedtrudno wywnioskować że
Verilog jest bez porównania czytelniejszy i łatwiejszy. Czy jest coś
co przemawia za trzymaniem się VHDL?
w vhdl ciezej zrobic blad, ale dluzej sie pisze, jest strasznie formalny
jesli chodzi o skladnie.
Verilog nie. Dopuszcza duzo wieksza dowolnosc, ale latwiej sie machnac
Jak masz EMACSa (edytor tekstu) to bez znaczenia, w vhdl koduje sie naprawde
szybko.
Sa tez autoamtyczne konwertery VHDL <-> Verilog
ostrzegam przed budowaniem ukladow asynchronicznych w FPGA/CPLD.
ja jako glowna zasade przyjmuje zalozenie ,ze wszystkie wejscia CLK
przerzutnikow musza byc polaczone ze wspolnym zegarem (ew jednym z nich).
Wtedy szanse na problemy z odpaleniem malaja drastycznie.
samo taktowanie licznika wyjsciem automatu potrafi uzaleznic dzialanie
ukladu od specyfiki kompilacji. Dodajesz jedna bzdure, i cuda sie dzieja, bo
kompilator troche inaczej zoptymalizowal polaczenia.
J.F.
Guest
Thu Nov 22, 2007 4:04 pm
On Thu, 22 Nov 2007 14:02:42 +0100, __Maciek wrote:
Quote:
- Czy korzystanie z edytora schematów zamiast pisania w VHDL może się
przyczynić do mniej efektywnego wykorzystania zasobów układu CPLD
przez program?
Zalezy do czego jestes przyzwyczajony.
Jak zaczniesz stosowac "uklady TTL" to sie moze ukazac ze
np uniweralny licznik wykonuje zadanie prosciej niz
to co wymysliles ograniczajac sie do ukladow 74xx.
Quote:
- Czy przy bardziej złożonych projektach są jakieś korzyści ze
stosowania języków HDL zamiast ze schematów?
Rysujac schemat narzucasz konstrukcje.
Przy odpowiednio wysokim poziomie opisu w HDL to
kompilator dobierze odpowiednia konstrukcje.
A to moze dac efekty pozytywne lub negatywne :-)
J.
mk
Guest
Thu Nov 22, 2007 5:06 pm
__Maciek pisze:
Quote:
- Czy przy bardziej złożonych projektach są jakieś korzyści ze
stosowania języków HDL zamiast ze schematów?
Do składania podbloków w całość osobiście wolę schemat. Podbloki
najniższego poziomu zwykle dla mnie wygodniej jest opisać przy pomocy
HDL: łatwiej jest wpisać np. równanie logiczne niż klecić je z czegokolwiek.
Za HDL przemawia generyczność i to również na wyższych poziomach projektu:
budowane bloki można parametryzować, nie trzeba nic z góry narzucać np.
szerokości magistrali, liczby rejestrów, ile razy dany podblok należy
powtórzyć, jakimi technikami zaimplementować wybrany blok, czy w sumie
czegokolwiek innego. Podobnej funkcjonalności nie daje się osiągnąć przy
pomocy tradycyjnego schematu.
Za HDL przemawia również przenośność.
pzdr
mk
__Maciek
Guest
Fri Nov 23, 2007 1:45 pm
Thu, 22 Nov 2007 14:02:42 +0100 jednostka biologiczna o nazwie
__Maciek <i80c586@cyberspace_NO_SPAM_.org> wyslala do portu 119
jednego z serwerow news nastepujace dane:
Quote:
I tutaj klika pytań:
Dzięki za wszyskie odpowiedzi.
Jeszcze jedno pytanie:
Czy jest jakaś możliwość żeby w Verilogu używać normalnych nawiasów
klamrowych jak w C zamiast tych denerwujących "begin" i "end"
(przydługich i śmierdzących Pascalem)?
--
Ludzie ludziom zgotowali ten RoHS...